в платах, которые я видел, входящий опорный сигнал размножают и подают как на АЦП, так и на ПЛИС.
можно ли тактировать только АЦП, если на его цифровом выходе есть CLKO?
(а тактирование ПЛИС от независимого генератора, расположенного на плате)

Можно. Но если АЦП нужно конфигурировать, а вы собираетесь подавать тактовую частоту АЦП в ПЛИС на PLL, то могут быть проблемы.

Если в ПЛИС после конфигурации АЦП делать сброс PLL/DCM, то все проблемы решаемые.
Если используемая АЦП с последовательным выходом и выдает тактовую частоту не входную, а выходного потока, то нужно смотреть, чтобы её можно было запустить на клоковые цепи внутри ПЛИС.

выход АЦП:

выходная частота сдвинута от входной на величину tdco, величину которой в спецификации не нашел (наверное около половины такта).
когда ацп в режиме конфигурации/калибровки - на выходе CLKO будут импульсы?
и не совсем понял, какая проблема может всплыть при подаче CLKO АЦП на GCLK ПЛИС?

Это пожалуйста в даташит.

Если это единственный источник тактовой частоты, то как оно будет работать пока АЦП не обеспечит этот сигнал?
Если есть другие источники, от которых обеспечивается конфигурация в том числе и АЦП и работа других необходимых узлов, то как Вам написали выше делайте сброс PLL, на которую заводится этот клок из АЦП через время, гарантирующее наличие этого сигнала. Иными словами, если Ваша система построена так, что отсутствие этого клока некоторое время не приведёт к ступору, то всё нормально.

В приведенном даташите используется режим LVDS c удвоением частоты следования данных (изменение по обоим фронтам) при той же частоте тактового сигнала с АЦП.

Мы использовали многоканальные АЦП где частота следования данных в 6 или 7 раз больше частоты дискретизации. Так вот у некоторых младших микросхем ПЛИС невозможно завести клок такой частоты на цепи тактирования. Это нужно учитывать.
Если мне не изменяет память, то был случай с невозможностью работать на указанной частоте микросхем первой ревизии, о чем производитель выпустил позже ERRAT'у, но платы были спаяны.

Ну и в наших платах почти всегда был клок с PCI, PCIe или отделный внешний, а уже внутри делались согласования клоковых доменов.

А я не писал, что они не решаемые . Почитал бы сам, да и разобрался.

а какой цифровой выход (LVDS/50Mbit/s или КМОП/25Mbit/s) будет меньше излучать и каким либо образом влиять на аналоговую часть схемы? LVDS более помехозащищен и меньше излучает помехи, но скорость в два раз больше

Вы сами и ответили на свой вопрос.

более помехозащищенный lvds работает на вдвое большей скорости, как тут сказать, кто безопаснее

..спектр цифровых последовательностей - бесконечен,
по этому можно сказать что там где будут помехи от LVDS будут и помехи от КМОП не смотря на разницу в частоте,
зато разница в уровнях у них более 18 Дб.
Сколько - не скажу , но LVDS предпочтительней.

Ага, LVDS предпочтительнее, в книгах analog devices тоже так пишет. Спасибо!

Строго говоря, спектр любого физически реализуемого сигнала бесконечен.

...посыпаю голову пеплом.

динамические показатели АЦП зависят от многих параметров, в частности от частоты и чистоты (в том числе джиттера) опорного клока. входной сигнал АЦП лежит на некоторый несущей f0 в полосе частот df. В зависимости от выбранной частоты дискретизации fs входной сигнал может лежать в разных зонах Найквиста. Обычно стремятся, чтобы несущая лежала в середине выбранной зоны Найквиста, все остальное из других зон значительно подавляется аналоговыми полосовыми фильтрами во избежание наложения спектров. Почему середина зоны? - она дальше лежит от краев зоны, уменьшаются требования к спаду АЧХ фильтров (ПФ).
повсеместно призывают относиться к опоре АЦП как к аналоговому сигналу, поскольку его качество напрямую влияет на отношение сигнал/шум АЦП. АЦП - смеситель входного сигнала и опорного.
я пытаюсь раздать опору АЦП, используя минимальное количество активных компонентов в цепи для минимизации джиттера. входной опорный клок в два раза выше требуемой частоты дискретизации АЦП, вариант цифрового деления клока пополам с добавлением существенного джиттера не устраивает. есть ли способы деления частоты тактового сигнала не вносящие существенного джиттера? считаем, что входной клок идеален и имеет форму синусоиды (с повышающим трансформатором для увеличения скорости нарастания фронта).

и вот еще мысль: дискретизировать той опорой, что есть, а со входа брать для обработки каждую вторую выборку. сдвинутся ли в этом случае зоны Найквиста? по факту оцифровываем в два раза большей частотой, хотя и прореживаем выборку. что в данном случае будет с наложением спектров и динамикой АЦП? будет ли такая операция эквивалентом деления опорной частоты?
как на частоте опоры, так и на вдвое ей меньшей АЦП ведет себя (судя по спецификации) примерно одинаково.

другими словами, сигнал на несущей лежит сейчас посередине третьей зоны Найквиста и оцифровкой переносится в первую зону. если увеличить частоту дискретизации в два раза, несущая будет лежать во второй зоне Найквиста (не посередине зоны). Фильтры аналогового приемника останутся те же самые, вырезаемая полоса не изменится. пытаюсь понять, что нужно будет поменять во входном тракте, если частоту опоры АЦП увеличить в два раза, т.е. подавать на ацп так со входа платы без деления.

Делители и формирователи на основе PECL, LVPECL логики.

А зачем что-то менять во входном тракте? Ведь по Вашим словам

Может поставить вопрос по другому, даст ли положительный эффект такая смена частотной раскладки? Тут однозначного ответа нет, сильно зависит от конкретной реализации. Ну например. Вы увеличиваете тактовую частоту, зоны Найквиста "расползаются", требования к входной фильтрации упрощаются. Но с повышением тактовой частоты схема начинает больше потреблять, импульсные блоки питания гнать больше помех и они становятся заметными, хотя раньше лежали ниже уровня шумов. Вот такой пример. Так, что во всём требуется компромисс.

а зачем клок на PLL подавать, не понял. клок на выходе ацп плохого качества?


про потребление и помеховую обстановку вы верно заметили, но эти вопросы решаемые качественной развязкой по питанию, тем более что ацп штатно рассчитан на еще в два раза большую частоту дискретизации, а выигрыш в 10 дБ для SNR за счет уменьшения джиттера опоры при раздаче и некоторой доработки ЦОС (для инвертирования спектра, полученного из второй зоны Найквиста) - того стоят. вопрос с тепловыделением тоже решаемый.

Я не утверждаю, что Вы обязательно столкнётесь с проблемой помех по питанию, я лишь привёл это как пример того, что улучшение одного параметра может привести к ухудшению другого и полностью испортить выигрыш. Тупое повышение тактовой частоты даёт выигрыш только в "теоретическом вакууме". Ну а инвертирование спектра это вообще не проблема, достаточно поменять местами I и Q.

я предлагаю не делить частоту дискретизации, а подавать тот чистый синус. не переводить его в цифру и не делить частоту пополам, таким образом не накапливать джиттер, минимизировав число активных компонентов в цепи опоры. будет некоторое увеличение нагрузки на цос, но это некритично. тем более что ацп рассчитан на 2,5раза большую частоту дискретизации, чем та, которую планирую использовать.

Хорошая ли это идея зависит от того, насколько далеко находится тактовый генератор от АЦП, каким способом транслируется, одним проводом или дифференциалом, какая его амплитуда. Практически все даташиты при синусоидальном клоке рекомендуют максимальную амплитуду, но чем она выше, тем больше она просачивается на сигнальный вход, смещая начальную рабочую точку. Об этом, однако следует беспокоиться только при оцифровке очень большого динамического диапазона сигналов.

но CMOS можно отвязать от цифровой части схемы буфером, а LVDS тянутся в цифровой чип от АЦП напрямую. или есть какие-то ретрансляторы LVDS для уменьшения нагрузки на выходные драйверы АЦП?


с синусоидой там все хорошо, раздачу на платы продумали хорошо, моя задача не понизить качество на плате

Ну буферов любых, в том числе LVDS полно. О каком уменьшении нагрузки на LVDS идёт речь, если она должна быть всегда 100 Ом? Но при любых условиях излучение симметричной двухпроводной линии, коей является LVDS намного меньше, чем одиночного провода, это не говоря о том, что просто даже физически амплитуда сигнала LVDS на порядок меньше чем CMOS, даже если это 1.8В CMOS.

ну чем длиннее длина цепи, тем больше ее паразитная емкость, тем больший бросок тока в момент перещелкивания состояния. просто для CMOS выходов АЦП рекомендуют ставить буфер (ретранлятор, и также экран-изолятор шумов в обратку из цифровой части по шине данных) и последовательные резисторы, чтобы сгладить фронты сигнала и уменьшить импульсные броски питания выходных каскадов ацп:

и я подумал не потребуется ли нечто похожее если я использую LVDS выходы АЦП (какое-нибудь промежуточное звено/ретранслятор/экран - или это лишнее?). а в литературе пишут в основном о прямом соединении выхода АЦП с цифровой схемой. Основные рекомендации: выдерживать импеданс, терминатор максимально близко к приемнику (благо в ПЛИС есть on-die-termination и внешний терминатор в общем-то не требуется), зазор между проводниками дифпары поменьше для тесной связи, и главное - минимизировать длину дифпары (менее 2 дюймов) - для минимизации возможности наводки на выходы АЦП любого шума от внешних схем, который может проникать на его входы.
прямое соединение так прямое, ок.

в общем у меня остался еще вопрос:
если логические сигналы стандарта LVDS центрированы относительно синфазного напряжения +1,2 В и имеют типичный размах 350 мВ, то можно ли LVDS с АЦП с напряжением питания +1V8 подавать на ПЛИС с напряжением питания +3V3?

может AC-couple нужно?

Вообще обычно можно, надо внимательно посмотреть на схему входа ПЛИС, она обычно есть в даташите. Но в идеале надо запитать этот банк от того же питания, что и АЦП, чтобы точно не обжечься.

Для клока это возможно, но для данных ни в коем случае. Иначе выгребите проблем с постоянной времени разделительных цепей. Ведь они должны пропускать неограниченное количество единиц или нулей подряд.

В даташите - в соответствии со стандартом LVDS: 1v2/350mv, какие тут есть подводные камни при таком подключении?
в этих темах, говорят, что LVDS - это стандарт и можно сопрягать по нему устройства с разными питающими напряжениями:
AR# 18095
Vcco and Vccaux effects on LVDS input
Connection LVDS_25 output of Spartan-3E to LVDS_33 inputs of other devices
Как связать ПЛИС серии Virtex4 и Virtex2, используя канал LVDS?
и вот картинка:

вроде можно подключать 1V8 ADC out по LVDS к банку плис VCCAUX/VCCO под +3V3
только вроде как нельзя использовать внутренний DIFF_TERM, если напряжение питания приемника не совпадает с передатчиком.
пишут, что для работы LVDS в опредеоленном банке нужно свое VCCO и уж если он работает, то при сопряжении не должно быть проблем. так ли это?

А как же данные по mgt/pci с AC-связью?!

А как же данные по mgt/pci с AC-связью?!

Для mgt/pci-e с AC-связью используется специальное кодирование передаваемых данных типа 5b/6b, 8b/10b, 128b/130b или другое.
Закодированный сигнал будет с меняющимися состояниями на линии передачи, без длинных последовательностей 0 или 1.

Существуют АЦП/ЦАП с интерфейсом для подключения к mgt - JESD204 - SERIAL INTERFACE FOR DATA CONVERTERS. На данный момент есть ревизия В этого стандарта. За более новые версии не знаю.

ага, точно. но уменя обычный LVDS выход без кодирования. и подключать их буду к обычным дифпарам GPIO. да, тут получается на выходе ацп будет постоянная составляющая (например какой-то выходной бит ацп всегда в 1) и следовательно AC-couple делать нельзя. ведь последовательные конденсаторы пропускают только фронт. вроде понял.

значит LVDS_1V8 выход ацп можно подавать на GPIO_P/N ПЛИС с питанием соответствующего банка 3V3 и VCCAUX 3V3 ?
вот еще тому подтверждения:
XC7V2000T-FFG1761, стандарты IO
LVDS to Spartan6

Да подсоединять 1,8 к банкам с 2,5 и 3,3 можно. Но лучше откомпилируйте проект в этой части, чтоб не оказалось, что можно только при условии, что у вас остальные контакты используются для входа или только для выхода, или при таком напряжении питания банка вы не сомжете задействовать внутренние согласующие резисторы 100 Ом. И ещё полно там всяких ограничений может быть.

Differential and VREF dependent inputs are powered by VCCAUX.
On-chip differential termination is specified with a nominal value of 100Ω when VCCAUX= 3.3V.
то есть задействовать внутренние терминаторы я могу.
а вот об остальных ограничениях где можно почитать?

в документации на микросхему, или в предупреждениях об ошибках компилятора.
Альтера, к примеру, не позволяет использовать LVDS интерфейсы рядом с обычными контактами, но там это дело можно обойти. Не каждый банк в Альтере имеет внутренние резисторы и ещё много чего там может быть.
Поэтому только методом проб и компиляций, с поиском по документации.

А вообще если это делается впервые, то самый правильный путь - скопировать схему из кита на этот АЦП.