Есть проект, в котором выполняется одновременно умножение и суммирование за один такт двух многоразрядных регистров. На частоте 50 МГц констрейны выполнялись, теперь встала необходимость повысить частоту до 75 МГц. Вся схема на более высокой частоте работает, но вот конкретно это место не проходит.
Есть три вопроса:

1) В принципе, дальнейшая работа с результатом этого действия была специально мной отложена на три такта. Могу я ожидать что за эти три такта (с запасом) значение установится без каких-либо сбоев?

2) Можно ли это как-то "узаконить" в глазах анализатора таймингов? Что вот это место может обрабатываться три такта и не обязательно влезать в один такт 75 МГц.

3) Я могу поместить это действие в отдельный модуль, который будет работать на пониженной частоте в два или даже в 4 раза:
Тут main_clock это 75 Мгц, а mclock это вдвое меньшая частота, фронт которой совпадает с фронтом main_clock - верно?
Xilinx_constraints_guide.pdf содержит раздел Specifying Derived Clocks, но там не очень ясные примеры. Я могу предположить что это задается так:Правильно ли я понимаю что /2 будет означать что частота понижена вдвое, и что не возникает увеличения фазы. Или тут стоит задать не 0 ns - но какое?

P.S. Честно осуществил поиск по форуму перед созданием темы, такой простой случай почему-то не попался.

Можно подумать что /2 означать что период увеличен вдвое, а можно что он наоборот поделен на два и частота стала в 2 раза выше. Непонятное место в документации.

Мультицикл же.

Прошу прощения, не понял. Является ли допустимым такое действие? И есть ли в САПР способ это "узаконить"? Или то что я сделал все равно не поможет получать корректные результаты без метастабильностей?

Читайте про FROM:TO (Multi-Cycle) Constraints.

Про мультицикл уже ответили.
Когда я разбирался, мне очень помогли статьи здесь http://embedders.org/content/timequest-dly...bnyi-multicycle

Да, спасибо. Правда у меня не Altera, но не суть. Главное меня пнули в нужном направлении, дальше я сам попробую разобраться и отпишусь тут как я это прописал у себя в проекте

Самое главное с малтисайклом, это что по сетапу указывается на 1 такт больше чем по холду. Если по сетапу малтисайкл 3, то по холду 2. Если по сетапу 5,то по холду 4. Если по сетапу 2, то по холду 1. и т.д.

А нельзя эти действия(умножение и сложение) разбить на 2 такта удвоенной частоты? То есть 150МГц. Умножители в 6 спартане спокойно молотят на частоте 300МГц (см.DS162 p.43), но при условии использования всех внутренних регистров. В случае если разрядность входных данных больше, чем 18 * 25 можно разбить на 4 отдельных умножения.
Ну и как уже говорили выше, можно поюзать мультициклы, но ИМХО это менее изящное решение.

Нету в UCF никаких сетапов и холдов у мультицикла. Там всё проще делается.

Там выше ссылка на гайд по таймквесту - малтисайкл указан и по сетапу и по холду, это эти ключи и в стандарте SDC. Я лишь указал на важность того, чтобы правильно указывать число тактов, поскольку сам не раз налетал на эти грабли.

Блин, ну вы хоть читайте тему прежде чем писать в неё. Какой таймквест? Тут Xilinx UCF? Знаете, что это такое?

В документе ug612.pdf есть раздел по этой теме, и есть вот такой пример:Я так понимаю, это означать что эти пути могут быть в два раза медленнее чем основная логика (TS_SYS_CLK).

Мой код таков (begin end - просто лишнее между удалено):где
Сначала хотелось бы понять как это описать для первого действия temp <= (sum2 * r_cos). Предположительно, констрейн я должен писать так:
Вопрос: как описать TNM_SUM2_COS, который бы характеризовал это действие: sum2 * r_cos???
Я пока думаю что могу описать это как wire [65:0] sum2_cos = sum2 * r_cos; и тогда в констрейн я укажу:

Если вы задаёте PERIOD в герцах, то надо писать TS_clkout_pin/3. Если в наносекундах, то умножать.
Одно из преимуществ ucf перед sdc -- это более простое описание мультицикла. Если у нас есть такой код (пишу на VHDL, не обессудьте):

то мультицикл от A до B пишется так:

Про период в герцах спасибо, это важно.
Пример пока не очень понял. Какая связь в примере между ce_a и ce_b? Они же независимы, параллельны.
Про NET ce_a TNM = ce_a тоже вопрос, получается что регистр или линию просто объявляют через NET а не через INST? Не ясно как это к моему примеру пришить, подскажите пожалуйста если можете, как задать что function1 или function2 может выполняться три такта?

Или суть в том что Ваш пример задает то, что между процессами в ветках, активизирующихся ce_a и ce_b может быть три такта? Что тогда в моем случае будет объявляться в NET??? Ведь у меня там по сути равенство регистра state значениям 34 и 37...

Попробую немного по-другому.
У вас есть два регистра. То, что хранится в первом, вы как-то обрабатываете и результат защёлкиваете во второй. Но на эту обработку надо больше чем один такт клока. Самое простое решение -- это использование clock enable. В первом регистре данные защёлкиваются по одному cе, во втором -- по другому. Вы формируете эти ce так, что второй ce задержан относительно первого на нужное число тактов. Формируете любым способом: сдвиговым регистром, счётчиком, FSM, главное обеспечить нужное расстояние между ce.

Поскольку один регистр полностью контролируется ce_a, а второй ce_b, то мультицикл описывается как время от ce_a до ce_b. ucf получается таким, как я написал в предыдущем посте.

Вы можете переписать ваш код так?
Если да, то тут вы формируете только cе для temp1, temp2 и temp3, а их самих выносите в отдельный always с примененим этих ce.

Этот пример понятнее. Я сделал так:
В итоге пишет что TS_MX12 и TS_MX23 успешно проходят, а вот TS_clkout_pin по-прежнему не проходит, ругается конкретно на место "temp <= temp - (sum1 * r_sin)".

Так вы можете переделать так, как я писал постом выше?

Могу, постараюсь так сделать, хотя если честно, не очень понимаю, разве то что я сделал - оно не эквивалентно Вашей схеме?

А что мешает реализовать умножение и вычитание через IPcore "Multiplier"? При создании можно выставить задержку получения результата в тактах. По опыту применения такой подход даёт стабильную работу на частотах, когда простое умножение (через символ *) уже не работает

Спасибо, мысль интересная, если там действительно можно выставить задержку. Это ведь автоматически приводит к учету этой задержки в анализаторе таймингов, верно?

Но всё же, хотелось бы разобраться с таймингами через мультицикл, так, на будущее.
Для этого я пожалуй потом создам отдельный проектик и попробую последовать рекомендациям andrew_b