Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Serial conect 2 fifo
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Языки проектирования на ПЛИС (FPGA)
Maverick
Подскжите пожалуйста.
В общем есть приемник и передатчик.
Каждый имеет двухклоковое фифо.
Глубина фифо одинаковая для приемника и передатчика.
Как замкнуть выход фифо приемника на вход фифо передатчика используя минимум логики? Сделать так называемый
loopback
Желательно без FSM, интересует так сказать потоковое описание.
andrew_b
Как только в приёмном FIFO что-то появляется, тут же его вычитывать. Т. е.
Код
rx_fifo_rd <= not rx_fifo_empty;

tx_fifo_din <= rx_fifo_dout;
tx_fifo_wr <= rx_fifo_valid;

rx_fifo_valid берётся либо из самого FIFO, либо задерживается на такт rx_fifo_rd.
Maverick
Цитата(andrew_b @ Jul 12 2017, 07:37) *
Как только в приёмном FIFO что-то появляется, тут же его вычитывать. Т. е.
Код
rx_fifo_rd <= not rx_fifo_empty;

tx_fifo_din <= rx_fifo_dout;
tx_fifo_wr <= rx_fifo_valid;

rx_fifo_valid берётся либо из самого FIFO, либо задерживается на такт rx_fifo_rd.

Спасибо за помощь
Maverick
У кого-то нет описания двухклокового фифо
с разной шириной шин данных для входа и выхода
https://www.altera.com/en_US/pdfs/literature/ug/ug_fifo.pdf
только для арии 10

Время поджимает... Буду очень благодарен за помощь, мне надо 128 бит вход, выход 8 бит. Объем 4096 байт.
ПЛИС Циклон 5 или Макс 10
Спасибо.

Раньше ж вроде корка поддерживала Different Input and Output Width. У меня квартус 16.
Изобретать велосипед?
Maverick
Цитата(Maverick @ Jul 24 2017, 11:46) *
Раньше ж вроде корка поддерживала Different Input and Output Width. У меня квартус 16.
Изобретать велосипед?

вот для 15 квартуса
где я так понимаю есть поддержка

Прошу помощи 1111493779.gif
Maverick
Всем спасибо разобрался sm.gif
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2024 Invision Power Services, Inc.