Возникла задача построить один OCXO под другой до фазы. Сразу скажу, что мало в этом понимаю вообще, паял в юности обычные ФАПЧ синтезаторы бытовые со всякими 10/11 внешними ЭСЛ делителями, но не лез думать. Так вот. Завел сию микруху Si5351, для начала думаю так, скажу ей "делай мне из 10 МГц на входе 10 и на выходе, посмотрим". Ок, смотрим выход одним каналом, а другой канал сравним с другим ОСХО. Видим, что плавно набегает фаза другого на первый, за 4 секунды 2pi, то есть надо понизить частоту синтезера на 0.025 ppm. Сделал, и теперь вижу бред на видео. Фаза точно также набегает, а потом зато скачком (ну скачок наверное плавный, на глаз не увидеть, но неважно) откатывается назад. То есть навернре средняя частота действительно стала какой просил, за 4 секунды на один период меньше стало, но понятно, что такое поведение фазы мне и даром не надо. Собственно вопрос, я где то накосячил или так оно и должно быть? Что делать неспрашиваю, ибо у OCXO есть управление напряжением и буду старым аналоговым способом.

Ответ на ваш вопрос заключён в термине fractional. Это означает применение в микросхеме делителей с дробными коэффициентами деления. Чтобы всё было с точностью до фазы нужно использовать схемы с целочисленными делителями. Ключевое слово - integer.

Я не понимаю, она плавнее фазу подгонять не может что ли?

Синтезаторы, использующие счётчики с дробными коэффициентами деления, этого приципиально не умеют. Поэтому синтезаторы частоты получаются, но эта частота не с точностью до фазы. Выбранная вами микросхема вся fractional-N, режим integer-N в ней не предусмотрен. Нужно выбрать другую микросхему.

PS. То что нужно вам должно получится и с микросхемой fractional-N, если есть возможность загрузить в счётчики целочисленные коэффициенты деления.

Может. Даже бит такой специальный есть. "If a + b/c is an even integer, integer mode may be enabled for PLLA or PLLB by setting parameter FBA_INT or
FBB_INT respectively. In most cases setting this bit will improve jitter when using even integer divide values.
Whenever spread spectrum is enabled, FBA_INT must be set to 0."
Все равно не понимаю, что мешает ей подгонять фазу плавнее. А Техас вот аплликухе на 36 странице именно этот эффект описывает ? А в целочисленном режиме как фаза поведет себя ? Мне надо чтобы она вообще никуда не прыгала, она у меня целевая измеряемая величина.. DDS не катит по иным причинам.. Хотя уже даже и не знаю..

Если может, то используйте целочисленные коэффициенты и получите то, что хотите.
На стр.36 именно про это.

Еще раз.
Если коэффициенты деления хотя бы одного из делителей в ФАПЧ дробные, то отношение выходной и опорной частот не будет целочисленным. Это означает "вечное" набегание фазы сигналов на входах фазо-частотного детектора (PFD) и постоянное изменение управляющего напряжения на входе ГУНа (VCO). Сделать набегание фазы более плавным (т.е. выходную частоту более стабильной) можно уменьшением ширины полосы ФАПЧ.

А откуда я знаю какая у нее полоса ? Все внутрях чипа.
Гм, Силабс вообще интересно пишет "Interesting question. MultiSynth is not a PLL. MultiSynth is a fractional divider technology that can adjust the clock output phase in real-time to "fix" any of the phase error that results from the frequency division. Since MultiSynth does control phase in real time just like a PLL, but it produces less cross-talk because there are less VCO's. MultiSynth behaves like a PLL in terms of frequency flexibility, so devices that employ multiple versions behave like devices with multiple PLL's. Practically speaking, MultiSynth can produce the flexibility of multiple PLL's but with lower power since only one PLL is used.
"
Чет у них странное изобретение какое-то.. может кто нибудь прояснить что это за зверь такой ?

PLL - это Phase Locked Loop, в русских текстах применяют слово ФАПЧ. А их схема из-за дробных коэффициентов деления в приципе не может привязать фазу выходного сигнала к фазе входного сигнала, поэтому она не PLL. Если обязательно её нужно как-то назвать, то её правильное название Frequency Locked Loop - FLL, в русских текстах - АПЧ.

А, понятно. Они похоже это во все свое суют, обжегся на их SSB Si4735 - тоже фазу не отслеживал, правда там честно написали AFC

А вообще я правильно понял, что fractional в обычной фапч просто создает спуры из за неполной фильтрации в обратной связи? А тут вообще что будет на спектре? Вроде люди измеряли, особо нет криминала

Если нужна просто частота (без точной привязки фазы), то проблем с применением fractional-N нет, параметры достаточно хорошие. Такие синтезаторы и в качестве сигнала гетеродина применяют.

Проблем нет в смысле когда PLL есть? В этом чипе есть обычная pll, на 800 МГц, вероятно стоит ее попробовать с целыми делителями?

Нет проблем с fractional-N если достаточно частоты не с точностью до фазы.
Под вашу первоначальную спецификацию (постройка с точностью до фазы) подойдёт идеально.

Я прихожу к выводу, что вторая часть чипа, multisynth, есть ничто иное, как DDS, с прямоугольником. Не должно быть таких эффектов, да и Силабс мне написал что так не должно быть. Перепроверить надо. Так что возможно он мне и пойдет. Рассуждения о fractional N тут вообще не в тему судя по всему
Правда частота тактирования такого DDS у них 1ггц тактовая, как они получили джиттер 100 ps паспорта на понимаю, 1нс должно быть вроде?

Мне например удобней рассматривать PLL как умножитель. У вас явно коэффициент умножения петли (на входе 10 и на выходе 10 МГц) не точно равен 1. Отсюда неравные частоты и набег фазы соответственно.

Короче все оказалось не так. Там реально что то намутили, к них даже вход для кварца это на самом деле фапч, около 25 Мгц free run. Похоже на кристалле взаимодействия близких частот, и один канал затягивает второй.fractional N тут не причем вообще.