Добрый день,

собственно сабж. Надобно мне развести и запустить циклон-5-сок с памятью и минимальной периферией, а именно

на HPSной части DDR3(2x IS43-46TR16512A)+RGMII(KSZ9031RNX)+SDCARD( http://www.molex.com/molex/products/datash...CARD_SOCKET.xml ), возможно до двух ком портов (один на отладку, один на минималистический проц, который токи и температуру мерить будет, по факту тоже на отладку),
на FPGAшной части 17 LVDS и 20 GPIO,
клоки на все из lmk03318.

Успешный опыт разводки циклона 5 (без SoC) с FPGAшной периферией и этим клоком на обычной 4-х слойке имеется, а вот DDR3 и RGMII не разводил... Разводить буду пробовать одновременно в Orcad и KiCAD - а в каком получится, на том и остановлюсь, до этого рисовал все в пикаде. Паять, отлаживать и софт под это писать - сам тоже - конечный результат под мою ответственность.

Надобно чтоб все разместилось на плате шириной не более 23.2мм, плиска в корпусе BGA484 с шагом 0.8мм, причем все, что с касается FPGAшной части, с одной стороны платы будет (это у меня раньше разводилось и работало), а все остальное цифровое - с другой стороны.

Мануалы читал, форумные баталии со ссылками - тоже. ИМХО - предполагаю, что ответ - развести на 8 слоях не получится, к сожалению верен. Препреги у моего производителя 0.11мм, то есть на 6 слоях три препрега, на 8 слоях 4 препрега.

Вопросы, скажите, пожалуйста:

1. если поставить плиску + DDR3, то примерно все пространство шириной 23 мм на 6-8 слоях забивается (я не разводил еще до конца, но примерно получается так). Верно ли, или на вскидку можно плотнее?

2. так как мне надо RGMII, SDCARD, UARTы из плиски и клок на плиску протянуть, то это еще около 40 проводников, и как ни как, даже на 8 слоях еще 5-6мм ширины платы съест, то есть память не влезет, можно ли: на плате развести пады как в BGA и к ним припаять еще одну проходную плату со сквозными такими же падами а к ней сверху еще плату, на которую посадить RGMII, SDCARD, и все это барахло? Скажите, пожалуйста, делают ли так, можно ли? То есть у меня будет как бы три платы этажеркой:

нижняя 8L с плиской и памятью,
выше двухслойка без компонент и трасс с дырками под компоненты, и проходными виа для передачи сигналов,
а еще выше 4L c RGMII, SDCARD, UART и клоком.

Если таки вышеописанная этажерка реализуема и я через нее все питание плиски протащу, на каком минимальном тех процессе (число слоев, типы допусков) реализуемо разместить плиску с двумя микросхемами памяти, влезая в 23.2мм ширины платы, вдруг кто примерно подскажет, поделитесь вашим мнением, пожалуйста!

За любые критические советы, кроме совета отдать профессионалам и самому не трахаться, буду очень премного благодарен!

Спасибо!

ИИВ

Вы сможете все это проделать, если пролезете по питанию.
Так как питание пойдет однозначно между переходными Cyclone, а шаг 0.8мм, делать придется по честному 5му классу.
Так как у Вас компоненты занимают все пространство, трассы придется делать внутри, а переходные via in pad.
Это возможно на самом деле, но придется использовать скрытые переходные с 2го на предпоследний слой,
и микровиа с первого на второй и с предпоследнего на последний.
Слоев может быть больше, и скорее всего будет больше, закладывайтесь на 14-16 слоев.
Половина из них, а может и большая часть будет питание, половина(меньшая) сигнальные слои..
Этажерку делать не рекомендуется, но возможно.
Вы же пишете что ширина платы 23мм, а длина я так понимаю не ограничена.
Реально поставить все компоненты корпус в корпус с обоих сторон без просвета между ними,
кроме разве технологических 0.1мм. Это реально. И все трассы протащить на внутренних слоях.
И никаких этажерок.

Спасибо за ответ, vvvv!


да, согласен, что если делать внутренние виа, глухие виа на пады и много 14-16 слоев, то все пролезет... Правильно ли я понимаю, что импульсные DC-DC конвертеры (например как tps82130) , в этом случае даже можно поставить на обратной стороне от плиски?


да, правильно, сколько будет, столько и будет. До этого получалось примерно 12см, аналог с одной стороны, плиска по центру, цифра с другой стороны, правда все питание я разводил на отдельной плате и ставил этажеркой, то есть с этим опыт есть, правда только при передаче питания между слоями этажерки.


да, было бы классно, запросил коммерческие предложения у нескольких производителей, посмотрим во сколько это может вылиться в штучной(5 pcs) и массовой партии(1К pcs).

а память x32 вместо двух х16 жизнь не облегчит, раз размеры так ограничены? правда ценой скорости LPDDR2

думал на эту тему... если совсем приспичит, планировал падать и по шине (х16 или х8) и по числу чипов... В принципе задачу решать можно и с пол гигабайтом оперативки, но на подходе кастящиеся магниты, и там и скорости и объема может не хватить...

Скажите, пожалуйста, правильно ли я понимаю, что х32 на 2ГБайта, например, AS4C512M32MD3-15BCN туда можно прикрутить и это должно серьезно уменьшить число проводников и есть вероятность развестись в 8 слоях без этажерки?

Правильный ответ в этом случае - гоните в шею Вашего заказчика, который пытается в десять раз усложнить и удорожить плату. а если нет - Вам рассказали выше. Да, наверно, в 14-16 слоев разведетесь. И следите за импедансами на DDR3.

да, я сильно гоню сам себя в шею (только во временнОй области, а не как вы посоветовали), так как сам являюсь заказчиком этой разработки (и инвестор, и исполнитель, и маркетолог рынка этих девайсов).


да, просто просматриваю все возможные варианты, к сожалению, до этого все работало с внешним компом на интел-эдисоне и интел-джоуле, которые этим летом перестали поддерживать, приходится влазить в те же габариты с той же функциональностью, а, так как я до этого такие вещи не разводил, а только начитался мануалов и форумных баталий на схожие темы, то с радостью выслушаю любые советы по теме.

Кстати, вот по совету уважаемого _pv случайно наткнулся на 2ГБайта одним камнем но ни как не могу понять можно ли подцепить эту память на HPS от Сyclone-5-SoC, вдруг кто в курсе, развейте, пожалуйста, сомнения, больно заманчиво так кардинально уменьшить число дорожек!

пятый циклон в LPDDR3 не умеет вроде бы, только LPDDR2, (MT42L512M32D4)
но у самсунга и микрона есть какие-то мутанты с упакованными двумя кристаллами DDR3 в один корпус х32.
MT41K256M32
K4B16G3346B
только вот можно ли их где купить - вопрос.

Можно, никакой разницы где стоит DCDC, главное импеданс слоев питания и размещение конденсаторов питания.

о, черт, как я про это-то забыл, огромное спасибо, что подсказали!!! А десятую Arria ставить зеленая задушит...

Читал, но не нашел, вдруг кто знает, пожалуйста, подскажите, можно ли поставить в тот же циклон-5-SoC DDR3, но только на 16 бит шину?


классно, спасибо большое! Из-за того, что до этого разводил не более 4-х слоев, сделать так возможности не было... Надеюсь, найду поставщика плат с гуманными ценами на 16 слоев и глухие и промежуточные переходные...

И еще вопрос в догонку, скажите, пожалуйста, правильно ли я понимаю, что развести
процессор с двумя х16 планками памяти формата два ряда по 0.8мм 2xIS43-46TR16512A будет на порядки сложнее, чем если взять одну планку памяти DDR2 от Микрона в 168-Ball FBGA пусть даже с шагом 0.5мм и, как я понял, тут даже терминирующие резисторы на CA[9:0] шину не нужны, только два на калибровку на ZQ.

Или с этим Микроном есть какие-то подводные камни, не позволяющие его использовать?

Вдруг кому будет не сложно, взгляните, пожалуйста, своим беглым взглядом специалиста, и пожалуйста, подсобите и на путь истинный направьте!

Спасибо!

ИИВ

Разница небольшая, два чипа Micron наверное будет посложнее развести, но все равно там по три ряда всего, и расположение контактов довольно гуманное.
Можно даже с шагом 0.8 получить достаточно широкие полигоны питания даже на технологиях, которые не особо дружат с таким шагом.
Micron не имеет подводных камней, конденсаторов расположенных по бортам чипа как правило хватает чтобы сделать надежный дизайн.
Образцы трассировки можно скачать на сайте JEDEC, там только проверенные топологии. И это все я говорю о тех планках по 96 balls.

Про LPDDR2 168 balls с шагом 0.5 ничего сказать не могу, кроме того, что визуально там очень простая трассировка в плане вывода от шаров BGA.

Ну и да, DDR3 все таки отличается от LPDDR2, и при прочих равных, DDR3 быстрее LPDDR2, если скорость важна.
Конечно там и питание отличается, и требования к трассировке совершенно другие, ну думаю проработаете все сами увидите.

да, а если память получится расположить с обратной стороны прямо под циклоном, чтобы все сигналы оказались "внутри", то может быть повезёт с относительным расположением выводов у HPS и памяти, что они не сильно перемешаны и их достаточно только прямо на боттом из циклона вытащить.

Проц с одной стороны, а память к нему с другой - самое неудачное расположение в случае HDI плат. Все преимущества теряются - лес переходных на весь стэк и ноль места для трасс в области этого интерфейса.

Огромное спасибо за советы!!!

стыдно мне стыдно, но совершенно не понимаю... Процессор может (работать с памятью) вроде только на 400МГц частоте, обе памяти больше (DDR3 до 800МГц, LPDDR2 до 533МГц), правильно ли я понимаю, что в этом случае разницы по скорости доступа между DDR3 и LPDDR2 не будет? Разница в питании не сильно важна, ибо всяко 60-100 умножителей внутри плисочасти будут пожирать серьезно больше, чем доступа к памяти. Если так, то LPDDR2 предпочтительнее, ибо ее разводка может уложиться на двух парах слоев при чипе и плиске с одной стороны, а остальные слои задействовать на RGMII и все остальное.

Спасибо!

Проц с одной стороны, а память к нему с другой, часто встречаю, так делают особенно китайские "разводчики" плат с DDR3, DDR4. Леса переходных там как бы и нет, кросоверность решается. Хотя приходится продираться через частокол переходных, но никуда не дется. Делают они микровиа с топ и боттома, сквозные и сквозные до микровиа слоев. Вообщем то стек технологично получается.

Прошу прощения что ввел в заблуждение, да если взять планки с одинаковым временем доступа и шириной шины, то выигрыша по скорости не будет.

супер, спасибо большое!!! Тогда буду на этот корпус рассчитывать, ИМХО, на нем можно точно пару, а то и две пары слоев по сравнению с двумя планками 96-больной памяти сэкономить, а это, и время разводки, и деньги в прототипировании.

EDIT: заметил, что LPDDR2 в циклоне-5-сок только на 333МГц против 400МГц для DDR2/DDR3 поддерживается, но в общем, 20% потери скорости с серьезным упрощением разводки в моем случае позволительно.

Удивляет, что по даташитам на память надо выравнивание до 10пс делать, в то время как вроде шина всего-то 333МГц. То есть выравнивание по 1/300 от длины передачи одного бита кажется ну очень завышенным параметром, хотя с этим корпусом очень легко воспроизводимым.

в свое время ddr2 вообще не выравнивал. (тапками не кидать)

я с 17 штук параллельных LVDSов на двух фронтах при 160МГц тоже не выравнивал при разбросе в 7мм, и тоже все стабильно работало, а тут в даташитах 10пс, что реально удивило.