Доброго времени суток!

Ищу удобную информацию по корпусам и выводам микросхемы для Altera FPGA Cyclone V на подобие, как сделано у Xilinx 7-Series.
Работал до этого всегда с Xilinx и было удобно смотреть прямо на корпусе изображение в цвете назначения выводов (питание, банки HP, HR и прочее).
https://www.xilinx.com/support/documentatio..._Pkg_Pinout.pdf стр. 108-109, например

Для Altera нашел лишь документацию на корпус и отдельно таблицу выводов, что не особо удобно при определении, как позиционировать BGA'шку на плате до разработки топологии.

В Quartus есть Pin Planner, там вполне симпатичная картинка всего сразу.

В этом проекте я только схемотехник и не занимаюсь разработкой ПО под FPGA. А разработчики ПО работают удаленно.
Ставить квартус для этого...

Рутинная работа мало кого завораживает, но не делая ее рискуете нарваться на неприятности (случайно выведете тактовый сигнал не с выхода ПЛЛ или шину от памяти на медленные линии).
Квартус для этого наверное не нужен, но перелопатить пдф с пиноутом все равно придется. Проще может по банкам создавать куски компонента (а-ля УГО), недельки за две-три можно управиться.

Поддержу предыдущего. Я свою разработку с Cyclone V делал так. Рисуя схему, долго раскидывал выводы по банкам. Т.к. есть десяток выводов, с заранее неизвестными напряжениями питаниями. В Quartuse сделал тестовую прошивку, чтобы подтвердить какие сигналы можно подавать на какие входы. И с каких выходов, что можно получать. Опять долго раскидывал по банкам выводы. Проверил, что по времянкам укладываюсь. Отдал на разводку печатной платы. При разводке выяснилось, что перекидывание сигналов на другие выводы даже в пределах одного банка может понизить максимальную частоту с 180 МГц до 150 и ниже. Пришлось каждый раз проверять, что времянки не сильно портятся. Почему так происходит до конца и не смог разобраться. Как вы сможете нарисовать в итоге рабочую схему мне тяжело представить. Или у вас частоты совсем низкие?

Ага, спасибо


Гигабитные трансиверы задействованы, есть подключения по HSMC (high speed mezzanine card) до 100 МГц, есть и DDR3. Думал, что гайда по названиям pinout's мне достаточно
https://www.altera.com/en_US/pdfs/literatur...v/PCG-01014.pdf


С подобным не сталкивался, всегда наиболее удобно топологу назначал порты в пределах банка. Может быть не работал на пределе. Xilinx 7-Series до 250 МГц LVDS было.

Спасибо за ответы

А как вообще можно выводы назначить не проверив сначала их в quartus ?
Он же может запретить располагать некоторые выводы так, как Вам удобнее.
Да и плату переделать будет много дольше и дороже, чем изначально проверить все в quartus...

В разработке часто так, если нет платы, то все потуги описать функционирование оканчиваются не начавшись (не к чему прицепить периферию и т.п.). А когда появляется плата, то как раз возникает необходимость ее тестирования, пробные запуски и все параллельно с основным проектом.
Можно конечно делать "маленькие" проекты под целевую задачу (работа с памятью - платка, работа с трансиверами - еще одна и т.д.), набивать руки и схемотехникам, и конструкторам и программисту ПЛИС, но это зачастую непозволительная роскошь. Так что часто приходится делать пробную партию и вылизывать как схемотехнику, так и функционал.

Есть такой софт: HDL Works IO Checker - там, помимо прочего, есть наглядная картинка распиновки в частности для пятого циклона.

Что-то много $ просят. В то время как Quartus условно бесплатный...

IO Checker тоже условно бесплатный. Особенно для вас )