Форум разработчиков электроники ELECTRONIX.ru > LVDS под одной паре (без клока)

Помощь - Поиск - Пользователи - Календарь

Полная версия этой страницы: LVDS под одной паре (без клока)

Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор

Страницы: 1, 2

AVR

Sep 27 2018, 04:33

Цитата(blackfin @ Sep 26 2018, 19:45)

С четырьмя семплами и одним десериализатором не получится следить за направлением смещения фронта данных относительно точек семплирования. В этом случае алгоритм "Bit Skip" работать не будет.
Иными словами FSM из рисунка 9 должен шагать строго по кругу - либо по часовой стрелке, либо против. Недопустимы переходы между состояниями "по диагонали"..

Так, похоже идея работать не будет, потому что в C10LP нет такого элемента как задержка входного сигнала на X пикосекунд. Где-то даже читал на форумах альтеры ответ сотрудника что типа "а нафига это теоретически было бы надо". К тому же не знаю, можно ли подать с одного входа на два десериализатора в C10LP задав соответствующие констрейны чтоб не расползалось.

blackfin

Sep 27 2018, 04:43

Цитата(AVR @ Sep 27 2018, 07:33)

Так, похоже идея работать не будет, потому что в C10LP нет такого элемента как задержка входного сигнала на X пикосекунд.

А в чем смысл скрещивать ~~ужа~~ Altera и ~~ежа~~ Xilinx в одном проекте? Страсть к мазохизму?

andrewkrot

Sep 27 2018, 19:54

Дык, если есть обратная пара так по ней клок и передавайте (в обратную сторону). И по этому клоку выставляйте данные в передатчике. CDC или или FIFO еще в помощь.

Plain

Sep 28 2018, 07:17

А собрать трёхфазный генератор 200 МГц на ножках — политические убеждения не позволяют? Или это ещё хуже, чем асинхронщина?

Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.