Взялся за освоение Hyperlynx и возник вопрос - как проанализировать не одну цепь, а группу?
Возможно ли это?

Simulate>Run_Batch_Simulation

У меня в HL v7.5 при импорте платы с PCAD200x появляется интересный эффект - пады микросхем и вообще всех SMD компонентов, расположенных на обратной стороне платы (flipped которые) почему-то отображаются повернутыми на 90 градусов. Причем в .hyp файле пады и их аттрибуты записываются верно. То есть собственно к транслятору претензий вроде как нет.
"Ручками" на 90 корректируем (изменяем, например, 180 на 90 в определении PADSTACK в .hyp-файле)-начинает отображаться правильно (но как оно будет моделироваться пока неясно - определение пада -явно же недостоверное).
Пады компонентов на лицевой стороне отображаются всегда нормально - до сих пор проблем с "односторонними" платами не было.
У кого-нибудь еще такое "падовращение" наблюдается?

У меня было что-то подобное. Хотя сильно париться не стоит - для задач, решаемых Hyperlynx, ориентация падов не особо важна. Кстати, можно проверить, промоделировать с обычным падом и с повернутым

Ясное дело, что не особо важно, просто немного неприятно.
После разбирательства выяснилось что виноват все-таки транслятор - он почему-то флипнутые пады на 90 градусов доворачивает - в итоге пинам в .hyp назначается не тот тип падстека.
Слева - тестовая платка в PCAD-2004SP4, один и тот же компонент в разных ориентациях и на разных сторонах, справа - результат трансляции в HyperLynxL75

Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла

Посмотрим, если будет особо напряжно и не особо лениво - напишу корректирующий скриптик для .hyp файлов.

А вот еще вопрос.
такая ситуация, контактная площадка компонента попадает на переходное отверстие, а HyperLynx при симуляции говорит что отсутствует связь. Можт кто сталкивался?

Добрый день! Подскажите где можно нйти ибис модель для PCI Express X1 или вообще чтонибудь PCI? У меня цепи идут от PEX к PCI, хотел промоделировать и посмотреть.

Вообще-то ИБИС модели существуют для чипов, поэтому не совсем ясно, что такое модель для PCI Express X1. Физически у Вас ведь подсоединен один чип к другому - вот и ищите их модели и моделируйте с ними.

Спасибо, но как я понял есть специальные модели для разьемов, например чтобы промоделировать сигнал от микросхемы до разьема или так не возможно промоделировать? У меня устройство будет соеденятся с материнской платой через PCI Express и я не знаю что там будет, как моделируют в таком случае? Я пытаюсь моделировать в Hyperlinx

Лично я пробовал выходить из такого положения несколькими путями.
1. Если моделируется бекплейн, то можно на выводы разъема зацепить ИБИС модели приемников или передатчиков.
2. Если моделируестя сквозное прохождение через бекплейн, тогда нужно цеплять спайс модель разъема (лучше продвинутую спайс модель) и моделировать в мультиплатном режиме. В случае отсутствия ответной платы, можно сделать маленькую предполагаемую тест плату, ее можно синтезировать из лайнсима.
3. Пробовал также на разъемы цеплять и ЕВД модели , но это достаточно сложно и очень тормознуто работает.
4. Еще пробовал синтезировать ибис файл для конкретного разъема и заруливать туда модели других ибисов, части микросхем, которые установлены на плате.
Наверное можно еще что то придумать....

Спасибо, на данном этапе первый вариант для меня лучше подходит.

ответ ментора:

BoardSim currently can only deal with one model at the same X/Y coordinates at the same time. When a device pin is also a via, the pin model takes precedence. For IC type pins, the pin pad and via are assumed to be modeled as part of the component parasitics in the IC model.

Здравствуйте всем.
Решил не плодить кучу тем по ГЛ, потому задаю вопрос сдесь - есть у меня ГЛ, есть у меня цепь, например какой нибудь лог.генератор - с него я снимаю сигнал на свою плату и отвоожу на ВЫВОД типа J для того чтоб я мог его подцепить,в смысле сигнал который от генератора, к другой какой нибудь плате. Берём ситуацию, когда к разъёму ничего не подключается - но он то есть, подведени проводники по ПП.Так вот собсно впрос - где взять модели разъёмов в ГЛ,чтобы проверить эту трассу на наличие наводок, помех и всего остального? В принципе это может быть не только разъём типа J а любой другой. Прицепить модель щупа осцилографа - ну вроде как то не совсем правильно..
Спасибо..

Люди! Ну что - никто не знает ответа??

И снова здравствуйте.

Вопрос касательно

Есть у меня клок и есть у меня Address/Command сигналы.
В спецификации на камешек говорится что нужно сделать 500ps delay в клоково линии относительно Address/Command сигналов.
По отдельности то я могу посмотреть сигналы, но нужно посмотреть как это выглядит именно относительно этих клоковых сигналов.
На счёт Run Batch Simulation -> нашёл в хелпе, что представления там только в текстовом виде - а мне бы график надо чтобы посмотреть сигналы..
Не подскажет кто как там график получить??

Значит ому интересно, оказывается можно такое провернуть в HL и без помощи Run Batch Simulation .
Выставляем удобоваримые параметры в осцилоскопе (всмысле чтоб все сигналы были нормально отображаемы).
Далее симулим линию что нам нужно.
После сохраняем. После с теми же параметрами симулим есчё что надо.
Опять сохраняем.
После, загружаем результаты и меряем что нужно.
Геморно немного конечно, но всё же лучше чем ничего

Вот нужные кнопки:
Нажмите для просмотра прикрепленного файла

Есть и более продвинутые решения http://megratec.ru/data/ftp/exp_movie/new/ICX_Pro_Verify.avi

Добрый день!

Сейчас активно осваиваю HyperLynx 7.7 возник ряд вопросов и непоняток.
Работаю в DC, EE2007.3
Вот вопросы:

1. Для того чтобы обновить топологию в hyperlynx необходимо делать по новой экспорт из Expedition?
2. REF-файл после каждого экспорта перезаписывается - так и должно быть? Если да, то тогда какой в нем смысл? При частой корректировке (и как следствии, частого экспорта) его надо надо каждый раз восстанавливать из заранее сохраненной копии. C QPL-файлом понятно - удобно положил в универсальном месте для всех проектов и все модели автоматом подсоединились.
3. У меня на плате используется резистивная сборка из 4 резисторов. Нумерация контактов и внутр. подключение резиторов как у RES-DIP8-SERIES-2 На этих сборках собрано согласование DDR памяти. Но после экспорта тому резистору который стоит последовательно на стороне нагрузки ставиться (откуда она берется?) упаковка RES-DIP8-SERIES-1, а тому резистору который стоит на конце линии и подтягивает её наверх RES-DIP8-PULLUP-1. Как мне жестко прописать что резисторным сборкам с таким то part number давать упаковку RES-DIP8-SERIES-2?
Через QPL-файл не работает (микросхемы работают, а сборки нет), я думаю по тому что hyperlynx'e у резисторов и сборок я нигде не нашел их реальный part number, который используется в expedition.


Вопрос №3 снят.
Кому интересно: в QPL поле с part number необходимо оставить пустым - тогда всё работает

1. Да.
2. Да. В дальнейшем планируют включение в генерируемый Ref-файл всех компонентов, а не только пассивных.

Можете попробовать ICX_Pro (внутри Expedition и CES) - не нужно будет делать никаких доп. трансляций и настроек.