Много раз слышал, что Lattice очень эффективны по соотношению цена - качество. Выбрал время, пропылесосил их сайт (http://www.latticesemi.com), изучил - действительно, рулезные кристаллы! Главное - на стоке в http://www.mouser.com лежат, и цены, цены!!!

MachXO - просто песня! CPLD с фичами FPGA (FLASH встроенная), включая PLL и блочную память (которая может быть х36 FIFO логика имеется). Пример цен - камень с 2280 LUT, 3 блока памяти по 9 кбит, распределенной памятью и пр. (здесь и далее http://www.mouser.com):
LCMXO2280C-3FTN256C (BGA 256)
1: $30.20
25: $23.23

LCMXO2280C-5FTN256C
1: $39.90
25: $30.69

LCMXO2280C-3FTN324C (BGA 324)
1: $ 34.400
25: $ 26.460

LCMXO2280C-5FTN324C
1: $44.10
25: $33.92

LatticeXP - супер семейство! Встроенная FLASH, пример (10к LUT, 24 блока по 9 кбит, 4 PLL,...)
LFXP10C-3FN388C (BGA 388)
1: $43.00
25: $33.08

LFXP10C-5FN388C
1: $56.00
25: $43.08

LFXP10C-3FN256C (BGA 256)
1: $40.50
25: $31.15

LFXP10C-5FN256C
1: $53.50
25: $41.15

Actel нервно курит.

Для совсем маленьких и совсем больших кристаллов Lattice не очень эффективен, но для средних - просто песня.

Семейство EC / ECP - очень достойный вариант обычной FPGA (без встроенного FLASH). Пример
LFEC3E-3TN144C (PQFP 144, 3k LUT, 2 PLL, 6 блоков по 9 кбит (с организацией до х 32)):
1: $13.90
25: $12.51

LFEC3E-3FN256C (BGA 256 - обратите внимание на незначительный рост цены!)
1: $16.00
25: $14.40

LFECP6E-3FN256C (BGA 256, 16 умножителей 18 х 18, 10 блоков памяти)
1: $25.20
25: $22.68

Вопросы:

1. А нет ли в Lattice какой засады? Например, разводятся плохо, задержки всякие возникают - скорость реальных дизайнов не очень, среда мутная и глючная и т.д. Почему они не так популярны???

2. Софтина ispLEVER полная с клизьмами где берется?
http://www.latticesemi.com/products/design...lever/index.cfm

За $500 как-то неохота покупать...
http://www.latticesemi.com/store/software.cfm (пароль игнорировать)

Или чем ее заменить? Чтобы на выходе из сторонней среды был файл прошивки. LFXP10C очень надо...

ispLEVER-Starter (который нахаляву) не все поддерживает (они крайне грамотно вырезали наиболее интересные для меня девайсы )...
http://www.latticesemi.com/products/design...everstarter.cfm

Для прошивки есть свободный прошивальщик. ispVM
http://www.latticesemi.com/products/design...ystem/index.cfm

3. ispLeverCORE™ где берется?

4. LPT Кабель для прошивки - нет ли у кого схемы? Он и родной не дорого стоит (~$70), но все же...

Стоимость железа
http://www.latticesemi.com/store/hardware.cfm (пароль игнорировать)

5. Industrial в дата шитах есть, а как в жизни?

6. Насколько я понимаю, для синтеза годятся:
* Synplify
* Precision
* Active HDL

Так?

Вообще, кто использовал - как впечатления?

Латис ведь недавно развился.. а до этого чуть не загнулся.

Lattice davno izvesten kak CPLD vendor.
Tolko nedavno oni nachali agressivnuju kampaniju pod lozungom dognat' i peregnat' X i A.
I u nix eto sovsem neploho poluchaetsja. K slovu XP/XO silno pootbili customerov u A maxII.

Po krajnej mere oni slovo svoe dergat i vse delajut v srok.
Ochen' ser'ezno oni prislushalis' k trebovanijam i pogelanijam engineer'ov i nabor ih "features" mne lichno ochen' nravitsja.

Arhitektura i soft ochen' napominaet X flow. Inogda kagetsja chto eto dochernjaja kompanija.
Konechno IP core support eshe ne dognali X & A, no razvivaetsja burno.

V nashih proektah my poka ispolzuem X kak High End FPGA , a Lattice'u poka otvodim mesto Low & Middle End CPLD (XP/XO).

ИМХО они меньше изучены + к сожалению реально толстых чипов нет.



Странный вопрос, для серьезной компании 500 долларов большие деньги ? + думаю вам будут интересны их АЙпи ядра, часть из которых простым пользователям они не дают. (например топовые версии своих 8 ми битников)



Думаю что нечем, т.к. нет софта кроме ISE, Quartus из которого валяться прошивки под альтеру и хилых.


это не синтезатор !!!

Берется в осле, как впрочем и все остальное ПО. Только что проверил, лежат верси 4.2 и 5.1, клизмы тоже имеют место быть. Только кол-во источников мало, время скачивания сложно прогнозировать

Именно! Набор ресурсов кристалла очень подходит и для моих задач. Вероятно, это не спроста


Проекты бывают разные, и бюджеты у них разные. Т.е. при использовании покупной среды они дают полный доступ к коркам?

Кстати, а эти самые "топовые версии 8 битников" - они бесплатны?

Так исторически сложилось.
Первым в России (точнее в СССР) появился Xilinx - его начинали в ВПК использовать (XC3000, емнип).
Вторым - Intel (FX740, FX780 - кстати, оччень интересные кристаллы, кто помнит, но дороговатые. Но имхо софт PLDShell, мягко говоря, был не очень фонтанистым). А когда Intel свернул это направление, и продал FX7x0 альтере, это послужило мощным толчком для продвижения последней.
Lattice, на мой взгляд, в самом начале не повезло с дистрибьютром (по крайней мере в Питере). Кристаллы, по большому счету, были доступны доступными года с 95-го, но впаривали их очень вяло
Более-менее заметный спрос был/есть на SPLD, но и то имхо из-за того, что на них с интеловских переходили.
Что-то навеяло :
- Поручик, а правда, что Вы в молодости были членом суда?
- Эх, молодость, молодость... Членом туда, членом сюда...


Ну, LatticeSC имхо довольно толстое семейство.
Что касается поддержки IP, то, например Northwest сделал для LatticeSC IP-ядро PCI Express (x1, x4, x8).

Пока не замечено.Хотя вру.При одном питании(ядро и ножки 3,3В) на высоких частотах греются хорошо - 70-80 градусов.Но это при почти 100% забитии кристалла.И частоте 100 МГЦ.


Потому что в книжках по HDL про них не упоминают, потому что все сидят на Альтере м Ксилинксе и это всех устраивает.А вот когда начинает не устраивать,вот тогда начинается метание икры.Нас не устроила цена.Нужен был Low cost и Hi speed.Для нашей задачи Lattice подошёл оптимально.

Схема то ли зарыта где-то на сайте, то ли её уже убрали.По этой схеме мы сделали кабель прошивки из Альтеровского БайтБластера.Но потом и родной прикупили.Но проблема в том, что спаяли за полдня, а родной кабель везли 2 месяца.

Мы синтезим Синплифаем.Пока поддреживает не полностью.Например не может делать блочную мапять по HDL-описанию.Но на сайте Синплифая божатся, что все исправят.


возможно что пока.Мега-обработку с РЛС правда не замутишь,но 2-х миллионник с флешкой на борту- тоже ничего.

Убрали. И форум почистили. Типа идите к дистрибутору и покупайте.
Именно!

A chto google ne rabotaet?)

http://www.intel.com/design/iio/devtools/i...ispdownload.pdf

ili ya osibayus ?

У меня не нагуглилось

Вопрос к знающим Lattice:

Известно, что альтеровский Циклон нельзя напрямую прикрутить к 5-ти вольтовой шине PCI.
Не спасает и последовательно включенный резистор, так как Clamping diodes до конфигуриро-
вания Циклона не подключены и 5В в это время спокойно проникает внутрь. Таким образом по
любому приходится ставить преобразователи уровней.

А как с этим обстоит дело в LatticeXP ? Достаточно ли включить внутренний диод и поставить
последовательно резак, чтобы без риска работать с 5В PCI ?

http://www.latticesemi.com/dynamic/view_do...ocument_id=9418
Там всё написано.

Не может быть!
На младшеньком Циклончике ставил скоростные внешние для таких целей (там этих кламперных нет просто).

При беглом проглядывании дш на ХР серию не нашел информации по быстродействию. Может кто подскажет, как там с тактовыми? А так довольно вкусные кристаллы.

Есть она там. Очень подробно.

Нашел. Максимальная тактовая для XP-5 - 400МГц. Оно там в большой таблице лежит, сразу и не заметишь.

>2. Софтина ispLEVER полная с клизьмами где берется?
>За $500 как-то неохота покупать...

Софтина есть на CD (v5.1 и v6.0), лицензию можно взять от ispLEVER-Starter
(которая нахаляву генерируется на их сайте в меню "Лицензии").
Но! толстые чипы не разрешает трассировать. Для этого нужна опция лицензии
LSC_ADVANCED_ORCA. а ее нет-с, и в клизмах я не нашел. Если кто нашел - бросте ссылку...

С уважением,
derin.

По поводу Place & Route в isplever 7 - почему медленно размещается Lattice ECP2?
Прямо чудовищно беспросветно медленно. Что в проекте на verilog надо "констренить". Все перепробовал. Вроде разумно все, назначение выводов, tsu th tco, группы - но не помогает.

Что делать? Как ускорять?

Моя контора только недавно начала входить в программируемую логику, я должен быть сам решать куда податься. У нас в стране наиболее широко идет Альтера ессно (наверно как и везде), Xilinx тоже весьма известен (особено в военке), но выбрал Латтис.
Альтеру отмел по своему печальному опыту в их supportе - разжирели и обнаглели, на мало-объемных клиентов как моя контора они почти откровенно ложат. С Xilinxом опыта не имел, но наслышан ессно, и их локальный support вроде хорош, но все-таки выбрал Латтис по рекомендации знакомого который ими очень доволен. Кроме имея пока весьма небольшой процент локального рынка они пытаются привлечь клиентов и ценами и качеством supportа.
Насчет цен на их софт - ispLever оказаля наиболее дешев относительно Альтеровского и Xilinxного, да и чипы в среднем дешевле.

Для службы поддержки Альтеры у меня пока вопросов просто нет. Все складно выходит.

А вот Lattice успел меня озадачить по полной программе.
Ладно, удачный набор настроек трассировщика догадался скопировать из проекта отладочной платы с FTP. Без этого трассировка длилась часами.

Предполагаю, ECP2 или ispLever не любят сигналы с большим разветвлением. Которое обычно прокатывало в альтере на ура. Переходим на глобальные трассы, для чего временно применен DCS.

Не могу разобраться, как вывести комбинаторный сигнал на глобальные ресурсы для clock enable. Не подскажете?

В альтере это было что-то вроде global_signal = GLOBAL(local_signal);
Тут USE PRIMARY или SECONDARY, но как их прикрутить к wire или reg (Верилог)?
Все перерыл - не могу понять.

Начинает проясняться.

Время сборки сократилось до 10-15 минут после перехода на глобальные сигналы с большим разветвлением, хотя бы появился смысл продолжать работу.

Назначения USE SECONDARY NET "high_fanout_net" все же работают, хотя редактор назначений chip planner их не видит.
Редактор не видит, а в системе помощи есть картинки, где назначения "подцепились" и попали в таблицы. Как это исправить?

Осталось непонятным, почему можно назначить только три глобальных пользовательских сигнала, хотя в описании ECP2 их восемь.

Синтезатор synplify тоже пришлось настроить, т.к. он много раз копировал вычисление разветвленной функции, а глобальный wire переименовывал и назначение ему не присваивалось.

Ладно, для первого знакомства сойдет и так.

"Page Not Found

We are sorry, there is no Intel.com page matching your request. The page may have been renamed, moved or is no longer available. Please verify the address you typed is spelled correctly..."

Оперативно работают! ;О)

Почему задержки на распространение по трассировочным ресурсам - главный фактор, снижающий частоту проекта (пути от регистра к регистру) . Семейство ECP2, размер проекта под 45000 ячеек.

3 нс на пути через LUT - это хорошо.
еще >3 нс на задержку в проводах - это не годится.

Копая app notes, выяснил, что при таком раскладе надо использовать ручное управление трассировкой, например, путем назначения кусков ПЛИС вызываемым функциям. А зачем тогда вообще вводим требования на временнЫе параметры проекта? Трассировщик сам должен вписаться.

Или я не так понял сам процесс программирования Lattice? Скажите хоть, у кого высокие частоты в увесистых проектах. Для ориентира.

Как спокойно жилось в Квартусе...

Как и предполагалось, назначение отдельных регионов для потоков обработки данных сократило задержки в "проводах". Но лишь потому, что трассировщик лишился возможности использовать самые длинные трассы.

Как у инструментов Lattice решается вопрос снижения задержек в трассировочных ресурсах?
Слишком велик ее процент от всех путей распространения.

Прикрепил картинку, красная трасса - 0.95 нс. Более длинная трасса - 0.63 нс. Непонятно, зачем так далеко размещен получатель сигнала от источника, да еще через массу мультиплексоров?

Я не понимаю, зачем Verilog, если потом все равно вручную трассировать. На максимальных частотах наносекунды нельзя разбрасывать.

Кстати, Xilinx есть такие же проблемы с трассировкой? Тут предстоит еще и Xilinx...

А можно вот здесь поподробнее... какие такие настройки трассировщика?
Использую ECP2M50E, 70% забито.
Иногда складывается ощущение, что просто очень неаккуратно разводится там всё...

Сорри, почему-то в свое время не получил уведомления форума от ответах...

Сейчас вернулся к продолжению свого проэкта.
Первая фаза проэкта - небольшая, но в свое время приобрел ECP2 (50E) EVB посему буду пробовать на нем. Займет думаю не более 10-15 процентов логики чипа, 2-3 PLLя и немного памяти (EBR).
Частоты - низкие, проблем с таймингами вроде не ожидаю...как новичок в FPGA пока слабо представляю средства и способы борьбы с проблемами тайминга....

Не только они оперативно работают Пользуйтесь !!!

>А можно вот здесь поподробнее... какие такие настройки трассировщика?
>Использую ECP2M50E, 70% забито.
>Иногда складывается ощущение, что просто очень неаккуратно разводится там всё...

В полностью забитой микросхеме реально одна настройка помогала поднять частоту - перебор cost tables. Если не путаю, называется Placement Iteration Start Pt (начало перебора), Placement Iterations (количество шагов).

Для моих проектов нашлась пара хороших таблиц. Но перебрать удалось только на 20%, уж очень это долго. Кстати, многоядерный процессор перебор должен ускорять.

Усугубление остальных настроек к заметному улучшению не приводило, а время сборки заметно росло.

Новый трассировщик NBR не помог.

Как я понял, для проектов с малой глубиной логики хороший результат -50%/50% задержки.
Если перекомпоновать проект так, чтобы логические функции "потяжелели", то получается 70%/30%, что бывает лучше.

Реальные тяжелые проекты есть на CD дисках для отладочных плат для Lattice. Содержимое дисков можно скачать с фтп lattice.

Во понаписал. Ошибки исправил.

Ах да, эти параметры я уже вертел. Помогает только Placement Iteration Start Pt.
Я вот ещё пытался сделать блокинг через Block Modular Design Wizard, и используя симплифаи разных версий и различные комбинации ухищрений (даже без ухищрений точно по документации) ничего не вышло. Не получается этот блокинг... при компиляции вылазит некая ошибка! забил на это... Пытаюсь разобраться с подсовыванием SDC-файлов!

А ему что SDC, что назначения в LPF - все едино. Схему "оно" синтезирует правильную, но трассирует ее неважнецки.

Немного улучшить ситуацию позволяют глобальные примитивы, когда сигналы с большим ветвлением делаем глобальными. Мне это помогло на 50% ускорить схему с широкими и глубокими конвейерами, у которых только один write enable.

Есть у них инструментарий EPIC, который должен проблемы с трассировкой решать - но по нему маловато информации.

Уникальная особенность Lattice - PURESPEED I/O - 2 GHz парралельный LVDS интерфейс. Ни у Xilinx, ни у Altera ничего подобного нету.

Ещё мне не понятен процесс m_gen_lattice.exe (с сиплифаем идёт), который в самом начале грузит проц на 50% минут 4-12, а потом происходит долгожданное - компиляция.
Поиск в инете показал, что этот процеес нехороший, мол чуть ли не вирус, но как его отключить при компиляции, я не знаю! Без него не работает.

Как так отключить? Думаю, это и есть вызов синтезатора Synplify из ispLever.

У себя такого не замечал, синтезатор вызывается очень быстро из Build, либо в stand alone Pro...