Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: можно ли SSTL2 ячейки использовать для LVCMOS25 сигналов?
Форум разработчиков электроники ELECTRONIX.ru > Cистемный уровень проектирования > Разработка цифровых, аналоговых, аналого-цифровых ИС
yes
ASIC то не совсем апликэйшен специфик, но слегка универсальный

хочется иметь DDR SDRAM в некоторых апликейшинах,
а там где ее нету использовать эти ножки в мирных целях (например разрядность шины ассинхронной памяти с 8 до 32 увеличить и т.п.)

какие-нибудь проблемы / хитрости возникнут / понадобятся ??
SM
Цитата(yes @ Aug 8 2006, 12:46) *
ASIC то не совсем апликэйшен специфик, но слегка универсальный

хочется иметь DDR SDRAM в некоторых апликейшинах,
а там где ее нету использовать эти ножки в мирных целях (например разрядность шины ассинхронной памяти с 8 до 32 увеличить и т.п.)

какие-нибудь проблемы / хитрости возникнут / понадобятся ??


Проблемы возникнут с тем, что vref нужен будет всегда. Хоть с DDR, хоть без. Я бы сделал свою ячейку, с sstl-компаратором и обычным входным буфером одновременно. Как правило места в ячейке на такие доработки хватает.
yes
Цитата(SM @ Aug 22 2006, 14:04) *
Проблемы возникнут с тем, что vref нужен будет всегда. Хоть с DDR, хоть без. Я бы сделал свою ячейку, с sstl-компаратором и обычным входным буфером одновременно. Как правило места в ячейке на такие доработки хватает.


я не настолько крут, да и наш дизайн-флоу не предполагает доступа к физической топологии, то есть нету у меня топологии ячеек

про vref я понял,
еще меня интересовало - не нужно ли каких-либо согласующих резисторов (source termination) и т.п.
не будет ли этот sstl-компаратор как-то реагировать на vcc-gnd вход, ну и что выход там - обычный push-pull без хитростей
SM
Цитата(yes @ Aug 23 2006, 19:15) *
про vref я понял,
еще меня интересовало - не нужно ли каких-либо согласующих резисторов (source termination) и т.п.
не будет ли этот sstl-компаратор как-то реагировать на vcc-gnd вход, ну и что выход там - обычный push-pull без хитростей


Ну я же не знаю, как именно данная ячейка устроена. В той технологии, что у меня, не дано SSTL-ячеек, поглядеть не могу. Однако обычно там дюже мощный push-pull выход, а вход в виде шустрого компаратора с vref. На ПЛИС отлично работает SSTL-2 ячейка для обычных сигналов, я это даже юзал, что бы vref'ом задавать порог.

ЗЫ про библиотеки. Ну как это так там нет топологии? Оно же все в комплекте должно идти! Или Вам огрызок от библиотек дали?
yes
да, у нас только то что нужно для "логического" синтеза
такой дизайн-флоу...

как я понимаю многие фирмы работают так и существует куча посредников, которые доводят проект до gds (tape-out-а)
я и раньше так работал - потом по результатом физического синтеза и всяким расчетам паразитов (выполняются посредникам) в базу данных вносятся задержки (ну или экстрактируется SDF) и с ними тесты прогоняют

соответственоо и библиотеки и тулзы (типа артизан компилера) у нас урезаные
SM
Цитата(yes @ Aug 24 2006, 13:51) *
да, у нас только то что нужно для "логического" синтеза
такой дизайн-флоу...


Ну так попросите транзисторный нетлист на эту ячейку и спайс модели на технологию, обосновать это можно легко, типа хотим применить эту ячейку для не-SSTL сигналов и хотим помоделировать в спайсе. Отказать не должны. Ну а потом и помоделируете.
yes
попытаться, конечно, можно

но что дадут - сомневаюсь
SM
Цитата(yes @ Aug 24 2006, 18:06) *
но что дадут - сомневаюсь


Уж не знаю, с кем Вы работаете, но нам всегда давали все то, о чем их просили. Это же их заработок - не дадут, так клиент к другим пойдет.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.