Полная версия этой страницы: Сдвиговый регистр (SRL) длины 1 на VHDL
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Возникла забавная проблема - как описать на VHDL сдвиговый регистр длины 1, так, чтобы синтезатор его засунул в LUT. Зачем? - SRL1 + Триггер - лучше, чем SRL2 или Триггер + Триггер. Атрибут SHREG_EXTRACT пользую, в данном случае не помогает.
Цитата(BSV @ Dec 26 2006, 15:48) 
Возникла забавная проблема - как описать на VHDL сдвиговый регистр длины 1, так, чтобы синтезатор его засунул в LUT. Зачем? - SRL1 + Триггер - лучше, чем SRL2 или Триггер + Триггер. Атрибут SHREG_EXTRACT пользую, в данном случае не помогает.
Подключить SRL в явном виде? Мне с трудом представляется ситуация, когда синтезатор создаст SRL с задержкой 1 вместо обычного триггера...
Так пока и сделал, указав явно SRL16E с 0 на адресных входах. Граничная ситуация, однако.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.