Возможно ли отобразить название цепи на pad-е в Allegro PCB-Editore, также как в P-CAD-е?

Можно включить подсветку элемента и вывод имени согласно выбранного фильтра в позиции курсора или в окне навигации.
Вставьте в env файл строки или включите эти параметры в преференциях.
set datatips
set datatips_delay = 100
set datatips_fixedpos
Однако осторожно: в 15.5.1 эта функция глючила до сваливания программы, в 15.7 замечаний не обнаружено.

Получается нельзя сделать чтобы названия цепей были на падах постоянно?

А в этом нет никакой необходимости. Эта информация только загромождает экран и мешает восприятию. Имя цепи, а также ее тип (цепь, дифпара, шина) отображается на вкладке Options в любом режиме трассировки.

А "горячее" перестегивание rats-ов на близлежащие контактные площадки возможно? (Когда двигаешь элемент резинки тянутся с прошлого места, и перестегиваются к близлежащим площадкам только после того как элемент поставишь на место, что не очень удобно.)

Ratsnets работают только так. Есть варианты задания топологии по разным шаблонам и пользовательские настройки. В "перестегивании" тоже большой нужды нет, т.к. в этом каде реализована идеология constraints, т.е. все параметры задаются сначала, а потом ведется трассировка. Это необходимо для корректной работы с ВЧ Signal Integrity.

Мне кажется нужда есть.. При расстановке компонентов довольно-таки полезно было бы, если бы длины ratsnets подсчитывались на лету при движении компонента и сами ratsnets автоматически переключались к ближайшему пину. Сейчас, пока не завершено перемещение компонента - ratsnets тянутся от тех пинов, расстояние до которых было минимальным до начала перемещения.

На вкус и цвет... как говорится. Но постоянная перерисовка сильно тормозит. А если rats в количестве 500-1000шт? Сколько по времени будем двигать? Я реально использовал BGA576 с 300 сигнальными проводниками. Rats перерисовываются при постановке компонента и этого вполне достаточно. Не забывайте, что не только перерисовываются rats, но и пересчитываются длины и DRC по длинам. Если нужен контроль длины проводника на лету при трассировке - включайте и пользуйтесь, а при размещении это не нужно. За 3 года работы с Cadence ни разу это не понадобилось.
При переходе с других кадов надо смотреть не на то, чем отличается по оформлению, а что умеет делать. Cadence умеет гораздо больше, чем любой другой САПР (Ментор не рассматривается, т.к. равен Cadence) и делать это гораздо эффективнее.
Сравнивались абсолютно одинаковые проекты в пикаде и Allegro. ~10000 контактов, 2500 цепей, 12 слоев. В Allegro все летало, а пикад умер после двух зумов + и - (правда перед этим задумался минут на 15).

Еще маленький вопросик. Делаю все туже плату, на ней 5 BGA с 1152 ножками и того 5760 ног, из них ессно куча пинов питания, уже задр@чился подключать их к via, можно как нибудь сделать это проще, как например в спектре есть такая кнопуля "Copy Route" - одно нажатие кнопки мышки и пин подключен к via. Не делаю это в спектре, потому что из-за ратсов не видно пинов.

В Specctra и в Allegro (через Specctra) есть функция Fanout (см. Route -> Fanout by pick), подключающая весь корпус к via с соблюдением заданных правил.
Можно делать Fanout для любого набора групп пинов: питающие, сигнальные, single pin net, неподключенные. Естественно тип пина (питающий/сигнальный) должен быть обозначен в проекте.

Спасибо Paul, очень помогло.

Гы, щас делаю плату в Алегре, плин тожа тормозит нипадецки, прежде чем подвинуть проводники диф. пары, пока все не посчитает, задумывается надолго короче, запарило уже. Хотя должен признать, что в Алегре работать приятней, назад на ПИГАД уже не хочется переходить.

Кстати у меня стоят 5 штук Virtex4-1152, общаются они через рокеты(диф. пары, 2 на прием и 2 на передачу) со скоростью 1.125 Gb/sec. В даташите написано, что делать диф. пары надо 100 Ом, вот у меня и возник вопрос если делать плату без контроля импеданса и получится допустим 80 Ом, будет ли работать плата на таких скоростях, с таким диф. импедансом(80 Ом)? В даташите ничего не сказано в каких диапазонах может изменятся 100 Ом.

На счет тормозов: если внимательно посмотреть объем расчетов, может случиться, что кое-что можно отключить - будет работать быстрее (типа контроль импеданса и общей длины на лету, относительные/абсолютные задержки). Если есть динамические шейпы, лучше выключить smooth в disabled. Как показала практика, наиболее сильно тормозят именно Smooth Dynamic Shapes.
Ответ на вопрос будет/не будет работать может дать только моделирование. Надо взять модель из Xilinx, подключить абстрактную дифпару с заданным импедансом и попробовать посмотреть что получится при изменении импеданса. Изменения обязательно будут, но на сколько смертельно - покажет симулятор.

Хммм, c моделированием небольшие проблеммы, в IBIS модели на Virtex4 я нашел только одну более-менее подходяшую модель - HSTL(High-Speed Transceiver Logic), но я не уверен, что это именно та модель т.к. у этого типа сигнала фронт 0,53 нс, многовато как-то, с таким фронтом скорость 6.5 Gb/sec никак не получается. В даташите на рокеты предлагается только SPICE моделирование.

Можно попробовать сконвертить SPICE в DML - внутренний формат модели для SigXplorer. Делается это в Model Integrity.