С генератора импульсов (проверял цифровым осцилом - помех нет) подаю экспоненциальный сигнал (фронт - 100 нс, спад 10 мкс) на диф-цепочку, потом на два операционника, делаю сигнал дифференциальным, подаю на вход дифференциального усилителя, после усилителя диф. сигнал приходит на диф. АЦП 12 bit, 40 MHz.
На выходе АЦП есть цифровой осцил. На нем видно, что на выходе диф. АЦП сигал с помехой типа дельта-функции (короткие пички случайной полярности, с амплитудой, сравнимой с самим сигналом, случайным образом садяца на сигнал). Откуда они беруца ??? Может развел плату не так ? У аналог девайсов есть в мануале рекомендация - убирать питательные полигоны из-под ног быстрых операционников (300 Mhz-полоса, 1000 В/мк.сек - скорость нарастания). У меня под операционниками AD8058 есть полигон земли и AVcc. Может из этого глюк ? Какая-нить паразитная емкость ???

А на цифровых выходах АЦП вдоль сигналов резисторы ом 150 стоят? Причем вплотную к АЦП. Если нет - звенеть будет сильно и не избавишься. И следующий вопрос в качестве клока на АЦП. Должен быть идеально чистый и симметричный. (но это уже к вопросу не помех на аналоге, а качаства работы самого АЦП)

>На нем видно, что на выходе диф. АЦП сигал с помехой типа дельта-функции (короткие пички случайной полярности, с амплитудой, сравнимой с самим сигналом, случайным образом садяца на сигнал).

вот такое предполжение .... Вы написали цифровой осцилл....
так вот если это своя или просто кривая поделка , то нек. программеры криво пишут вывод на экран.... я с этим один раз столкнулся ....долго не мог понять...бывает...
и текст не совсем понятен "На выходе АЦП есть цифровой осцил"
речь идет о цифровом потоке или же коды преобразовыны в уровни

С достаточно большой вероятностью может быть неправильное время взятия отсчета на выходе АЦП, а выбросы представляют собой части предыдущего или следующего отсчета. Для проверки можно попробовать сместить момент взятия отсчетов с выхода АЦП с помощью, нопример, DLL. Ситуация, кстати, довольно распространенная для скоростных АЦП.

стоят 30 Ом. вплотную. да, думаю запросто старшие биты могут прыгать. клок симметричный, чистый - от FPGA. Почему 150 Ом ??? Период сэмплирования 40 МГц - амплитуда размаха на 150 Ом урежеца... хотя тут надо пробовать ))


да, написал цифровой осцил... внутри FPGA. По сигналу от триггера сигнал от АЦП пишеца в буффер. Потом через RS-232 периодически смотрю снимки сигналов на компе. Более того, есть DSP. На него тоже подаю сигнал от АЦП. Смотрю на компе спектр. Линии спектра - чистый гаусс. Это говорит о том, что на сигнал садяца бяки с произвольной полярностью.
Цифровой осцил тестил от внутреннего генератора импульсов FPGA (тоже сам написал) - выводица на экран отлично ))) в спектре пишет в одну линию...


да, написал цифровой осцил... внутри FPGA. По сигналу от триггера сигнал от АЦП пишеца в буффер. Потом через RS-232 периодически смотрю снимки сигналов на компе. Более того, есть DSP. На него тоже подаю сигнал от АЦП. Смотрю на компе спектр. Линии спектра - чистый гаусс. Это говорит о том, что на сигнал садяца бяки с произвольной полярностью.
Цифровой осцил тестил от внутреннего генератора импульсов FPGA (тоже сам написал) - выводица на экран отлично ))) в спектре пишет в одну линию...


да вроде не должно... По нарастающему фронту клока (с макс. задержкой 6 нс) из АЦП вываливаюца данные. По спадающему фрону я их забираю. Все должно быть ОК. Скважность клока на выходе FPGA смотрел на осциле. все нормально t1 = t0 ...

Думаю, что буден явно не лишним все-таки проверить правильность защелкивания выходного сигнала АЦП (для начала попробовать запись по фронту, а не по срезу тактового сигнала - это совсем не трудно). Как я понимаю, АЦП тактируется от FPGA, и соответственно:

1. Назвать такой клок "чистым" можно с очень большой натяжкой. По нормальному, скоростные АЦП следует тактировать только непосредственно от прецизионного тактового генератора, очень осторожно выбирая промежуточные компоненты, в противном случае о точности дискретизации на высоких входных частотах можно забыть.

2. Тактирование АЦП происходит по фронту внутреннего глобального клока FPGA, путь которого через выходной буфер FPGA, тактовый вход АЦП, выходной буфер АЦП, схему задержки на резисторах, входной буфер FPGA и его setup очень неблизкий - можно явно не успеть к приходу среза глобального клока FPGA.

Возможны также проблемы при пересечении clock domains, но это имеет смысл проверять следующим этапом.

щас попробую )) хотя DCM есть feedback для коррекции фазового разброса...