Доброго дня! Подскажите пожалуйста, каково минимальное время задержки появления данных на шине относительно сигналов RD и CS ? Интересует, какое минимальное количество Wait Stait можно указать при конфигурировании интерфейса внешней шины, чтобы получить максимальное быстродействие стека? Исходя из информации в Datasheet (стр. 58 ), где указано, что минимальный цикл чтения 80 нс и тактовой частоты проца ( 40 Mhz) получилось 4 такта на выполнение операции чтения + 1 такт ожидания.... или я не прав? Так же хотелось бы узнать, в каком режиме работает память стека - в пакетном, т.е сигналы RD и CS находятся в низком уровне постоянно на протяжении всей процедуры обмена, или же стек на каждую 8-битную посылку данных выставляет их в низкий уровень, а затем переводит в высокий? Стек работает в Direct Mode.

Конкретные настройки таймингов памяти зависят от модели проца, но если между подачей RD и чтением данных будет не менее 85 нс все должно работать. У визнета, на сколько я знаю, нет пакетного режима, т.е. на каждое чтение нужно выставлять RD и CS (их выставляет проц а не стек).