Если вы говорите про заказную цифровую микросхему (ASIC) без использования заказных блоков, то кратко маршрут проектирования выглядит примерно так (пункты, помеченные знаком плюс часто пропускают, повышая общие сроки проектирования и риск respin'a):
1. ТЗ, спецификация (+ подробные требования к устройству). (Microsoft Word).+
2. Проектирование интерфейсов между блоками устройства на базе утвержденной спецификации на языке UML/SysML. Например, можно использовать Artisan Studio.+
3. Описание устройства на языке Verilog/SystemVerilog на базе утвержденной схемы UML и спецификации. (CodeWright, Vim, Aditor, Nedit, etc)
4. Верификация с использованием стандартных средств и создание прямых тестовых воздействий для проверки всех функций на SystemC, Verilog и SystemVerilog (Modelsim SE(Mentor Gr.), NC-Verilog(Cadence), VCS(Synopsys).
Либо новые методы верификации (т.н. functional coverage methodology) с описания каждой функции устройства, указанной в плане требований к устройству (requirements plan) на языке System Verilog/PSL и использовании методики случайных тестовых воздействий, ограниченных внешними условиями с помощью специальных пар задатчик-монитор а так же методов формального анализа что-если. (Questa(Mentor gr.), Incisive Unified Sim. (Cadence), Discovery (Synopsys).
5. Синтез электрической схемы на базе библиотеки логических элементов производителя. (Design compiler (Synopsys), First Encounter (Cadence).
6. Сравнение RTL и Netlist'a методами формального анализа на эквивалентность. Formality (Synosys).
7. Физическое размещение на кристалле. Physical Compiler(Synopsys). First Encounter(Cadence).
8. . Анализ производительности, временных задержек, работоспособности моделирования и взаимодействия разных clock domains. Primetime (Synopsys). Если не устраивает, то корректируем требования к дизайну/переписываем Verilog и идем на п.5 / п.3 соответственно.
9. Экстракция паразитов. Star-RCXT(Synopsys), Dracula(Cadence).
10. Окончательный анализ производительности, временных задержек, работоспособности моделирования и взаимодействия разных clock domains на основе экстракции паразитов. Primetime (Synopsys). Если не устраивает, то корректируем требования к дизайну/переписываем Verilog и идем на п.5 / п.3 соответственно.
11. Если все устраивает, то прогоняем LVS-проверки. Hercules(Synopsys), Dracula(Cadence).
12. Создаем тестовые вектора для проверки работоспособности микросхемы. Для этого при синтезе не забыть вставить в дизайн DFT. Tetramax ATPG (Synopsys).
13. Получаем долгожданный GDS.
P.S. Не приведены продукты от Aldec, потому что не считаю их подходящими для серьезного проекта. Любители могут дополнить.
P.P.S. Схема, конечно, очень условная. Ее можно дополнять и расширять.
