то есть беру один нетлист в качестве референса, другой имплементайшин
библиотеки общие одинаковые
при этом несовпадающих match point-ов набирается штук 50, и после при verify несколько тыщ несовпадений
-----------------
может нужно какой-то файл для управления Formality сгенерить?
отличия при синтезе - в случае имплементэйшен несколько путей расслаблены - мультисайкл и параметры синтеза и всякие "технологические" констрейны типа max_fanout и т.п. другие
времянка получилась получше, но нет уверенности, что правильно все...
нетлисты симулируются - то есть функциональность одинаковая, но так как полного покрытия тестами нет хотелось бы формальным чекером проверить
Полная версия этой страницы: DC + Formality : есть ли у DC возможность генерить "guide" для Formality?
Форум разработчиков электроники ELECTRONIX.ru > Cистемный уровень проектирования > Разработка цифровых, аналоговых, аналого-цифровых ИС
Цитата(yes @ Sep 6 2007, 13:30) 
то есть беру один нетлист в качестве референса, другой имплементайшин
библиотеки общие одинаковые
при этом несовпадающих match point-ов набирается штук 50, и после при verify несколько тыщ несовпадений
-----------------
может нужно какой-то файл для управления Formality сгенерить?
отличия при синтезе - в случае имплементэйшен несколько путей расслаблены - мультисайкл и параметры синтеза и всякие "технологические" констрейны типа max_fanout и т.п. другие
времянка получилась получше, но нет уверенности, что правильно все...
нетлисты симулируются - то есть функциональность одинаковая, но так как полного покрытия тестами нет хотелось бы формальным чекером проверить
библиотеки общие одинаковые
при этом несовпадающих match point-ов набирается штук 50, и после при verify несколько тыщ несовпадений
-----------------
может нужно какой-то файл для управления Formality сгенерить?
отличия при синтезе - в случае имплементэйшен несколько путей расслаблены - мультисайкл и параметры синтеза и всякие "технологические" констрейны типа max_fanout и т.п. другие
времянка получилась получше, но нет уверенности, что правильно все...
нетлисты симулируются - то есть функциональность одинаковая, но так как полного покрытия тестами нет хотелось бы формальным чекером проверить
файл для управления Formality в DC напиши
dc_shell> set_svf design.svf
а потом в Formality напиши
fm_shell(setup)> set_svf design.svf
думаю поможет,
Цитата(grigorik @ Sep 6 2007, 18:35)
файл для управления Formality в DC напиши
dc_shell> set_svf design.svf
а потом в Formality напиши
fm_shell(setup)> set_svf design.svf
думаю поможет,
dc_shell> set_svf design.svf
а потом в Formality напиши
fm_shell(setup)> set_svf design.svf
думаю поможет,
вряд ли...
этот guidance позволяет отследить преобразование одного нетлиста (или даже вообще RTL - в нетлист только)
а хотелось бы сравнить два нетлиста, полученых после синтеза одного RTL (ну то есть у меня есть два design.svf и два нетлиста, которые я хочу сравнить)
как я понял формалити может считать только инкрементальные svf, ну то есть одно преобразование, затем второе преобразование и т.д., а такие "ветки" как у меня не может
(или я не прав?)
вариант сравнивать с исходным RTL - не подходит, по причине того, что это VHDL код, в котором многие элементы формалитивский ридер не понимает (ну, например, типичный match point, когда индекс массива задается не специальным типом с ранжем==размеру, а интежером)
коллега с этим повозился, но не особо преуспел
Цитата(yes @ Sep 7 2007, 11:40)
вряд ли...
этот guidance позволяет отследить преобразование одного нетлиста (или даже вообще RTL - в нетлист только)
а хотелось бы сравнить два нетлиста, полученых после синтеза одного RTL (ну то есть у меня есть два design.svf и два нетлиста, которые я хочу сравнить)
как я понял формалити может считать только инкрементальные svf, ну то есть одно преобразование, затем второе преобразование и т.д., а такие "ветки" как у меня не может
(или я не прав?)
вариант сравнивать с исходным RTL - не подходит, по причине того, что это VHDL код, в котором многие элементы формалитивский ридер не понимает (ну, например, типичный match point, когда индекс массива задается не специальным типом с ранжем==размеру, а интежером)
коллега с этим повозился, но не особо преуспел
этот guidance позволяет отследить преобразование одного нетлиста (или даже вообще RTL - в нетлист только)
а хотелось бы сравнить два нетлиста, полученых после синтеза одного RTL (ну то есть у меня есть два design.svf и два нетлиста, которые я хочу сравнить)
как я понял формалити может считать только инкрементальные svf, ну то есть одно преобразование, затем второе преобразование и т.д., а такие "ветки" как у меня не может
(или я не прав?)
вариант сравнивать с исходным RTL - не подходит, по причине того, что это VHDL код, в котором многие элементы формалитивский ридер не понимает (ну, например, типичный match point, когда индекс массива задается не специальным типом с ранжем==размеру, а интежером)
коллега с этим повозился, но не особо преуспел
ти из одного RTL-а получил 2нетлистта отдеелно или получил первый потом из первого получил второй?
а какой ERROR или Warning даёт read_vhdl? скажи номер ERROR или Warning.
Цитата(grigorik @ Sep 7 2007, 18:11)
ти из одного RTL-а получил 2нетлистта отдеелно или получил первый потом из первого получил второй?
а какой ERROR или Warning даёт read_vhdl? скажи номер ERROR или Warning.
а какой ERROR или Warning даёт read_vhdl? скажи номер ERROR или Warning.
отдельно
ERROR или WARNING не дает (вернее я не помню), просто у него получаются unmatched point-ы
Как раз в новом ЕСНУГЕ об этом пишут первым пунктом.
Начало той темы тоже любопытно.
Начало той темы тоже любопытно.
Подскажите как задать формат шины в ДС или Формалити.
Есть дизайн, после синтеза в ДС он нумерует флопики одного регистра таким образом FRAME_COUNT_reg[0] , а после вставки скан-цепочек
FRAME_COUNT_reg_0_, FRAME_COUNT_reg_1_ и т.д. А формалити когда читает RTL извлекает флопы как
FRAME_COUNT_reg[0]. Как бы сделать так чтобы либо ДС после вставки скан-цепочки использовал формат Формалити, либо наоборот.
Спасибо!
Есть дизайн, после синтеза в ДС он нумерует флопики одного регистра таким образом FRAME_COUNT_reg[0] , а после вставки скан-цепочек
FRAME_COUNT_reg_0_, FRAME_COUNT_reg_1_ и т.д. А формалити когда читает RTL извлекает флопы как
FRAME_COUNT_reg[0]. Как бы сделать так чтобы либо ДС после вставки скан-цепочки использовал формат Формалити, либо наоборот.
Спасибо!
Цитата(-=Vitaly=- @ Feb 1 2008, 11:34)
Подскажите как задать формат шины в ДС или Формалити.
Есть дизайн, после синтеза в ДС он нумерует флопики одного регистра таким образом FRAME_COUNT_reg[0] , а после вставки скан-цепочек
FRAME_COUNT_reg_0_, FRAME_COUNT_reg_1_ и т.д. А формалити когда читает RTL извлекает флопы как
FRAME_COUNT_reg[0]. Как бы сделать так чтобы либо ДС после вставки скан-цепочки использовал формат Формалити, либо наоборот.
Спасибо!
Есть дизайн, после синтеза в ДС он нумерует флопики одного регистра таким образом FRAME_COUNT_reg[0] , а после вставки скан-цепочек
FRAME_COUNT_reg_0_, FRAME_COUNT_reg_1_ и т.д. А формалити когда читает RTL извлекает флопы как
FRAME_COUNT_reg[0]. Как бы сделать так чтобы либо ДС после вставки скан-цепочки использовал формат Формалити, либо наоборот.
Спасибо!
может правильнее использовать упоминавшийся здесь guide?
или еще вариант - verilog_naming_rule исправить
приблизительно
http://electronix.ru/forum/index.php?showtopic=36096&hl=
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.