Делал я проект на отладочной плате, все работало. Но вот сегодня наконец-то появилось наше железо - начал с ним тыкаться, проверять. И сразу же споткнулся о pll.
Итак, на отладочной плате стоит EP2C20F484C7. На нашем железе EP2C35F484C7 - оба по ножкам совместимы. На отладочную плату подается clk 50MHZ на пин L1 - входной пин pll. На нашей на тот же пин подается 100MHZ. На отладочной pll работает - частота делится, locked взводится. На нашей - нет. При этом поданные 100MHZ внутри камня есть, ядро на них щелкает, напрямую на ножки они выводятся. А у pll на выходе ноль и locked тоже в нуле.
Есть, однако, ряд сильных отличий между платами.
1) На нашей плате питание подается не 1.2, а 1.5. Но ядро на этом вольтаже работает. Может глючить pll из-за этого?
2) На отладочной плате выход pll подается на dedicated pll output - pin U4. Оттуда он идет на клоковый вход динамики. На нашей плате выход pll подается на general pin R21. Пин же U4 то ли висит в воздухе, то ли на земле. Может это быть причиной сбоя?
2.5) Слегка не в тему, если я выход pll подаю на обычную ножку и с этой ножки тактирую SDRAM 50MHz, то ведь проблем в работе SDRAM возникнуть не должно?

На этом отличия между платами, вроде, заканчиваются. Я честно не знаю, из-за чего может глючить pll? Может оказаться, что кварц плохой и pll не может его захватить? Как это проверить?

Появилась еще одна мысль. Могло не пропаяться питание pll под fbga корпусом? Как проверить?

А почему не 3 или не 1 вольт? Исправьте это естественно в первую очередь. Затем, тот факт, что вы столь грубо нарушили рекомендации по питанию ядра наводит на мысль, что и рекомендации по фильтрации питания PLL вы не выполнили.

2 DmitryR - в абсолютах (cyc2_cii5v1_01.pdf, стр.91) стоит 1.8В - так что я думаю дело не в этом...

Абсолют - это когда уже гарантированно идет дым. Номинал же написан достаточно узко - 1.15-1.25. Прикиньте, зачем так писать, если микросхема работоспособна в более широком диапазоне напряжений? Ведь широкий диапазон питания - это серьезное маркетинговое преимущество, им никто не бросается.

Современная FPGA - продукт тонкий, и при проектировании схем на них надо быть крайне внимательным к мелочам. Тут же недавно писали про те же Циклоны: если сделать узкую дорожку питания PLL - не заработает. Хотя, казалось бы, зачем там полигон - потребление мизерное. Поэтому на мой взгляд пытаться заставить работать схему, запитав ее вообще не по документации - это интересно с научной точки зрения, но не с практической.

В первую очеред следует проверить питание на пинах VCCA_PLL и VCCD_PLL и снизить напряжение питания ядра и PLL до номинального.

2 DmitryR - на счёт полигона - на сколько я понимаю, такая фишка нужна потому, что импеданс у полигона меньше, а для ВЧ колторые там гуляют - это важно....

Взяли сегодня похожу платую. Тоже питание 1.5, разводка питания pll эквивалентная, те же кварцы. На похожей плате (там, правда, стоит EP2C5F256C7) - работает без проблем. Заливаю проект в EP2C35 - не работает.

imho это Вы зря пренебрегли pin U4. Dedicated он на то и dedicated. И форма сигнала стабильнее и временные параметры. Плюс возможность "подкрутить" скважность и фазовый сдвиг - сам при работе с SDRAM активно этим пользовался

Я тоже считаю, что зря. Но так уже получилось. А разве нельзя теперь подкрутить фазовый сдвиг?

Для инфоормации. Принесли сегодня еще одну плату. Так вот, EP2C35F484C7. PLL_VCCA=PLL_VCCD=дрожание от 1.4 до почти 2В (просто ошибка при проектировке, на питание pll забыли фильтр. Но! Работает pll как милая. 100MHя захватывает, 10 MHz делает.

Проверкой обратно смещенного диода между GND и ногой питания.


Это когда еще гарантировано дым не идет.
По советской терминологии - предельный режим. Схема функционировать не обязана.

соглашусь с неоднократно сказанным - сачала исправьте питание на 1.2


проблем не будет