Layout делаю в ORCAD layout 15.7. Пришла плата с производства с дефектом. В Power plane наблюдается разрыв в cooper pour из-за того, что на одном из узких учасков cooper pour расположены vias, clearance которых и разрывает cooper pour, vias подсоединены к gnd (картинка прилагается, gnd на данной картинке активный слой).
При разработке платы делал design rule check на непрерывность cooper pour, но получается ORCAD это ошибки не нашел. Предполагаю, что ORCAD должен иметь возможность проверить такие вещи. Надеюсь кто нибудь подсказет, как это делается.
Clearance cooper pour - 0.5
Требование произодителя
Drill hole to copper clearance (inner layer) 0.5 mm minimum 0.5 mm minimum

В глобас спейсинг задаю следующие значения:
Layer name (gnd;power): Track to track(0.5;0.5),Track to via(0.5;0.5),Track to pad(0.2;0.2);Via to Via(0.5;0.5), Via to Pad(0.5;0.5);Pad to Pad(0.5;0.5)

Действительно не находит. Мы вручную герберы просматриваем перед отправкой, что в любом случае не вредно.

Жаль. Получается участок от края отверстия до конца clearance во внутреннем слое Оркад рассматривает как принадлежающую cooper pour, хотя в реальности там ничего нет. Получается, на эту величину (расстояние от края отверстия до конца зоны clearance ) надо увеличить либо ширину copper pour, либо в глобал спейсин какой нибудь параметр. Последнее пока у меня не получается, а вот увеличивая ширину cooper pour определить разрыв удается.

Во имя избежания подобных граблей, на которые так же пришлось наступить когда-то, по возможности делаю виасы с DirectConnect к плэйнам. Проблема уходит сама собой.

А на фига нужен Thermal на переходных? Direct работает прекрасно, это же не точки пайки.

Второй совет - на выходе CAD генерировать не Gerber, а ODB++ и именно эти файлы посылать на производство. По ним же требовать Bare Board Testing - все ошибки платы относительно Netlist будут выловлены.

А если они идут от "косточек" на BGA?

При правильном профиле пайки, можно даже полигоном делать питания под БЖА, причем именно на топе и без терморельефа. Так что директ на внутренних слоях вообще не страшен.

Полигон на топе меня волнует гораздо меньше - его прогреть значительно легче.

Да? Странно. Для пайки случай с полигоном хуже, чем директы к плэйнам, по крайней мере так говорит производство, на котором наши платы монтируются. А термалы мы не применяем в принципе, только директ-коннект.

Ну и пусть себе идут - мы именно так и делаем, и именно для BGA. В крайнем случае можно время Preheat увеличить. Правда печка нужна длиннннннная, ну а на короткой все равно результаты up to shit, как не извращайся