Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Подача синхротактов на ПЛИС.
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Angel
Что будет если на ПЛИС,во время работы, в какой то момент времени прекратить подачу синхроимпульсов от внешнего генератора? Как после этого поведет себя микросхема (точнее устройство которое в ней запрограммировано) и как после возобновления синхротактов?
Кто нибудь такое пробывал. Есть ли подводные камни?
Вопрос касается ПЛИС фирмы Xilinx и Actel.
vitus_strom
Как запрограммируете так и поведет... Будет активный клок сработает, не будет не сработает
makc
Цитата(vitus_strom @ May 23 2005, 14:35)
Как запрограммируете так и поведет... Будет активный клок сработает, не будет не сработает
*


А если используется внутренний DLL?
vitus_strom
Тогда сложнее очень бы посоветовал почитать даташит например вот что написано на длл для виртекс-е: "Input Clock Changes
Changing the period of the input clock beyond the maximum
drift amount requires a manual reset of the CLKDLL. Failure
to reset the DLL produces an unreliable lock signal and output
clock.
It is possible to stop the input clock with little impact to the
DLL. Stopping the clock should be limited to less than
100 µs to keep device cooling to a minimum. The clock
should be stopped during a Low phase, and when restored
the full High period should be seen. During this time,
LOCKED stays High and remains High when the clock is
restored.
When the clock is stopped, one to four more clocks are still
observed as the delay line is flushed. When the clock is
restarted, the output clocks are not observed for one to four
clocks as the delay line is filled. The most common case is
two or three clocks.
In a similar manner, a phase shift of the input clock is also
possible. The phase shift propagates to the output one to
four clocks after the original shift, with no disruption to the
CLKDLL control."
Jenik
У меня была похожая проблема с Altera Stratix. Для решения пробоемы пришлось использовать дополнительный генератор, импульсы которого не прекращаются. Это позволяет определить когда PLL вышел из синхронизации (locked сигнал low). После повторной синхронизации PLL не востанавлиает фазу самостоятельно (если пауза была длинной). Проблема решается перегрузкой (reset) PLL - . для используется тотже дополнительный генератор.
Минус метода: требует дополнительного генератора и увеличивает время синхронизации как минимум в два раза.

Jenik.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.