Добрый день, господа.
Возникла небольшая проблема с моим проектом, которая заключается в том, что нужно по внешнему событию (сигналу) полностью переинициализировать FPGA. То есть выполнить мастер ресет. Полазив по интернету и данному форуму не нашел красивого и изящного решения. Дергать питание микросхемы считаю неправильным. Возможно, кто-то уже сталкивался с подобной проблемой и знает решение. Перелопачивать весь проект и подписывать к каждому триггеру сигнал ресет тоже не очень хочется.

А откуда FPGA грузится?

Сама из себя. Прошивается через JTAG и дальше живет свой собственной жизнью.

А что тут принципиально сложного?
К примеру, в любом микроконтроллере есть сторожевой таймер. Это норма. А у Вас начинка сбиться "права не имеет"???
и не забудьте сделать синхронизацию входного сигнала пот тактовую частоту проекта. Иначе дело неизвестно как будет работать...
Удачи!

Передернуть питание - вполне нормальное решение, если оно по скорости устраивает. Потому что ресет на триггерах исполнится за несколько наносекунд, а power cycle - за несколько миллисекунд. Если не хочется к каждому триггеру тянуть ресет - посмотрите GSR.

Во первых - coolrunner2 это не FPGA а CPLD.
Во вторых у нее есть цепь GSR, которая как раз и предназначенна для сброса кристалла. А вот как ее подвязать в ISE не знаю, не было необходимости