Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Каков разброс задержек в одной микросхеме
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
bvn123
Устройство EPM3064ATC44-4 (серия MAX3000A, Altera)
(speed grade 4, как я понимаю, соотв. задержке в 4нс)

Были нужны 2 последовательности меандров с управляемым сдвигом по времени.
Реализовал на сдвиговом регистре (LPM_SHIFTRG в Квартусе) + мультиплексор (LPM_MUX), управляемый счетчиком

Так как удобнее было получать основной меандр (не подвергающийся сдвигу) асинхронным делением частоты, в симуляторе вижу дополнительную задержку примерно в 4нс
Для устранения дополнительного сдвига на выход ставлю LPM_FF (на каждую последовательность - D-триггер, синхронизация обоих триггеров - основной тактовой частотой.

В симуляторе все в норме, при нулевом сдвиге (если точнее, при сдвиге на период меандра) получаю два меандра с нулевым временным сдвигом.

ВОПРОС:
какой разброс задержек между D-триггерами можно ожидать (используется мегафункция LPM_FF в Quartus)?
или
какой максимальный временной сдвиг может оказаться между фронтами выходных сигналов в такой схеме с триггерами за счет разброса задержек триггеров?

Спасибо
SM
Этот параметр не документирован, но, думаю, если возьмете десятую часть от Tod,max (register->pad) - не ошибетесь.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.