Полная версия этой страницы: V4FX20
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
где взять таблицу соответствия номеров выводов с номерами клоковых регионов. типа AD26 - X0Y0 и так далее.
PlanAhead -ом посмотреть
я поначалу начал списывать, а потом понял что это долго.
Цитата(rv3dll(lex) @ Sep 10 2009, 10:00) 
где взять таблицу соответствия номеров выводов с номерами клоковых регионов. типа AD26 - X0Y0 и так далее.
http://www.xilinx.com/support/packagefiles/virtex-4-pkgs.htm
А точнее http://www.xilinx.com/support/packagefiles...4vfx20ff672.txt
Регион определить по координате IOB.
Цитата(rv3dll(lex) @ Sep 10 2009, 11:23)
я поначалу начал списывать, а потом понял что это долго.
File -> Export I/O Ports -> CSV
и все друг друга поняли
нужны связи междлу выводами и номером их клокового региона
например
"AD26", clockregion_x0y0
"AF3", clockregion_x1y1
а не
site "AD26", bonded type = OPAD, pad name = OPAD_X0Y0
site "AF3", bonded type = OPAD, pad name = OPAD_X1Y3
нужны связи междлу выводами и номером их клокового региона
например
"AD26", clockregion_x0y0
"AF3", clockregion_x1y1
а не
site "AD26", bonded type = OPAD, pad name = OPAD_X0Y0
site "AF3", bonded type = OPAD, pad name = OPAD_X1Y3
Цитата(rv3dll(lex) @ Nov 10 2009, 09:14)
и все друг друга поняли
нужны связи междлу выводами и номером их клокового региона
например
"AD26", clockregion_x0y0
"AF3", clockregion_x1y1
нужны связи междлу выводами и номером их клокового региона
например
"AD26", clockregion_x0y0
"AF3", clockregion_x1y1
fpga editor показывает...
Цитата(Костян @ Nov 10 2009, 14:55)
fpga editor показывает...
вот сижу и думаю сразу повесится или пролазить весь кристалл.
Цитата(rv3dll(lex) @ Nov 10 2009, 11:12)
вот сижу и думаю сразу повесится или пролазить весь кристалл.
если кол-во выводов десятки , можете идти вешатся сразу
(на самом деле трудоемко ), если не придумаете другое способ. Если 1..2 (вы кстати, не указали сколько их и зачем Вам это) , то можно и в fpga editor залесть - быстрее будет , нежели искать нужную таблицу в документации.
Цитата(rv3dll(lex) @ Sep 10 2009, 09:00)
где взять таблицу соответствия номеров выводов с номерами клоковых регионов. типа AD26 - X0Y0 и так далее.
В готовом виде взять негде... но возможно подойдёт такой подход: В Floor Planer (или Plan Ahead) + FPGA Editor'е смотрите соответствие банков ввода-вывода - клоковым регионам. Ну а затем по ug075.pdf (Packaging and Pinout Specification) определяете конкретные ножки для интересующих Вас банков.
Цитата(rv3dll(lex) @ Nov 10 2009, 16:12)
вот сижу и думаю сразу повесится или пролазить весь кристалл.
Конечно прийдётся по пухнуть... но вешаться точно не понадобится - всё таки таблицы соответствия ножек - банкам за Вас уже сделаны, осталось только состряпать таблицу соответствия банков - clock domain'ам. Тока недавно сам такое делал для Virtex-5.
Действительно, есть проблема, но вешаться рано.
По координате IOB определить регион в общем случае затруднительно, как и по документации.
Для крайних банков регион определяется, но как быть с центральными банками я так и не понял.
Попробуйте сделать схему с использованием клоков так, чтобы ISE пришлось разместить выводы в одном регионе.
У экспериментальной схемы должно быть 32 IOB, чтобы весь регион занять.
Если хорошо подумать, то можно сделать за один раз, а не за 8.
Ну, или протыкать 320 штук
По координате IOB определить регион в общем случае затруднительно, как и по документации.
Для крайних банков регион определяется, но как быть с центральными банками я так и не понял.
Попробуйте сделать схему с использованием клоков так, чтобы ISE пришлось разместить выводы в одном регионе.
У экспериментальной схемы должно быть 32 IOB, чтобы весь регион занять.
Если хорошо подумать, то можно сделать за один раз, а не за 8.
Ну, или протыкать 320 штук
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.