требуется считывать данные из шины в ПЛИС (запись в регистры аппаратуры-ПЛИС)

CS - выбор кристалла ПЛИС (активный 0)
WE - разрешение записи (активный 0)
D0..D7 - данные
A0 - адрес (при обращении к регистрам должен быть 1, иначе увеличение адреса памяти (прикручена к ПЛИС))

написал такое:



Оно работает, но иногда глючит...

Шина хоста (со стороны CPU) имитируется портами PIOA контроллера AT91SAM7S64.
Связаны ли глюки с тем, что имитировать шину портами нежелательно из-за выбросов ?

или не так делаю?

А что дальше с данными делаете? И в чём глюки?
Как осуществляете синхронизацию асинхронной и синхронной части проекта?

Я не силен в HDL, но на мой взгляд у вас асинхронный дизайн описан, правильно? Что за ПЛИС используется? Асинхронный дизайн обычно рекомендуется применять лишь в самых крайних случаях. Вероятнее всего поэтому и глючит у вас обмен.

Сколько времени проходит между готовностью данных, адреса и CS до фронта WE ?
Подозреваю, что к приходу фронта WE адрес и данные еще или уже не действительны.

Отражено ли это время в файле с констрейнами для статического анализа таймингов ?
Подозреваю, что проблема могла бы быть выявлена анализом таймингов при аккуратном вводе констрейнов.

Если переставить условие под CS внутрь условия с фронтом, то для знакомых мне FPGA синтезируется регистр с clock enable, а так я не уверен, что получится.
Подозреваю, что проблема усугубляется не оптимальным использованием ресурсов.



Однако, я подозреваю, что это не вся схема и где-то есть еще какой-то клок, который с сигналом WE не синхронизирован, но использует Register и/или VRAM_Address. В этом случае глюки ожидаемы.

Глюк в том, что когда интенсивно используются команды задания региона для записи в память(регистры- координаты углов прямоугольной области) при последующем выводе данных в эту область- иногда заходит на регистр переключения страницы(мультиплексируются две SRAM- пока из одной ПЛИС читает, другая коммутируется на порт хост-CPU для записи данных, адрес автоматически увеличивается ПЛИСом по нарастанию WE, вычисляется адрес по спаду WE по формуле 320*у+х, где х и у - сигналы, началное присвоение которых зависит от регистров.

в итоге при медленном переключении страниц видим, что часть символов попала не на ту страницу- возникают 'рваные' или 'перекрученные' символы.

страницы переключаю когда луч завершил рисовать видимую часть (начало VBlank)

нарежте асинхронную шину на ~100 МГц и сделайте нормальное ее декодирование.

что значит нарезать?

синхронизация в проекте 50 мгц.
плата- altera DE

значит нарезать сигналы управления (не данных и адреса!!!) асинхронной шиной на частоте ~100МГц на регистрах и сделать нормальную синхронную обработку.

Мне нужно писать в свободную банку SRAM со скоростью доступа 10нс.

Разобрался с проблемой!

Нужно было считывать по спаду сигнала записи!



Отлично работает при условии, что Port_WE опустится чуть-позже, чем Port_CS. Если одновременно - не сработает.

Можно было сделать Port_CSWE<=Port_CS or Port_WE и анализировать по falling_edge(Port_CSWE), но при этом данные недостоверны!

Есть ли какие нибудь мысли как можно сделать корректную фиксацию данных на шине при одновременном опускании CS и WE ?

Есть мысли...



Только надо быть очень внимательным в части изучения временных диаграмм входных сигналов, чтобы asel/dsel были без глитчей. Никакое обконстреивание тут не спасет.

Verilog не знаю
Что значит always @ в двух ваших случаях?

Ну или на словах , если перевод в vhdl затруднителен..

В первом случае это такой процесс, в списке чувствительности которого перечислены все сигналы, которые задействованы внутри процесса, т.е. dsel и D. Во втором случае - rising_edge(asel).

Есть. Предлагаю обратиться к временным диаграммам Вашей SRAM.
А вот этого не надо. Edit: пардон, недосмотрела - это же данные считываете с регистра на шину для записи в память - тогда все ОК.

Смотрим, к примеру, AC WAVEFORMS WRITE CYCLE NO. 1(1,2) (CS1 Controlled, OE = HIGH or LOW).
1. CS и WE одновременно можно, но Address Setup Time tsa >=0 и Address Hold from Write End tha>=0 должно быть обеспечено.
У Вас адрес меняется по rizing edge CS & WE - там все в порядке?
2. Данные пишутся в память по rizing edge CS или WE, в зависимости от того, CS-controlled или WE-controlled цикл записи.
И нужно обеспечить Data Setup to Write End tsd - в общем случае меньше длительности WE, CS.
Не советовала бы без нужды "нарезать", т.е. тактировать эти сигналы, просто внимательно отнеситесь к диаграмме.
Если не поможет - тогда ищите "склейки" (здесь называют "иголки") при объединении CS и WE, хотя, если сигналы берутся с синхронного счетчика, в нем они оттактированы по выходу.

Память, она терплячая и может работать даже когда не обязана, но лучше делать в соответствии с диаграммами.

попробую перевести на vhdl:

register<=d when (A0='1' and CS='0' and WE='0'); --защёлка получается сознательно

asel<='1' when A0='0' and CS='0' and WE='0';

process(asel)
begin
if rising_edge(asel) then
vramaddress<=vramaddress+1;
en if;
end process;

Правильно? Интуиция подсказывает что ошибся

Смысл вроде правильный, кроме asel, который еще должен уметь быть нулем, когда выражение неверно. Т.е. asel не должен быть защелкой. Насчет синтаксиса я не на столько знаток VHDL, чтобы его в уме проверять.

вы совершенно правы, но с памятью проблем нет, так как она мухается-демухается на порт напрямую после управляющего сигнала A=1.

проблема была с ошибочным распознаванием регистров - иногда данные для памяти затекали на case с регистрами. Или не тот регистр срабатывал или адрес увеличивался когда не надо и не увеличивался когда надо