Спрошу сразу. Можно ли достоверно промоделировать на моделсиме устройство на PCIe, ничего не покупая и не тратя на это все несколько месяцев? Хочется написать, убедится что BARы правильно прописаны, что PnP и прочая беда работает, прогнать симуляцию разных вариантов чтения/записи из PCIe, генерации прерываний, убедится что пашет DMA, Burstы, что все работает в 64 бита, поиграться включая/отключая lan-ы, посмотреть какая для этого нужна ПЛИСина, может быть и hotplug проверить итд. И уже потом решать вопросы с покупкой чего либо. И заодно, если покупать megaCore PCIe, то сколько это может стоить? (просто порядок цен)? Килобакс, мегабакс?
Если да, то что откуда качать?
Полная версия этой страницы: PCIe
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Вопрос из серии "как получить все, не делая ничего". Попробуем ответить.
Начиная с конца: PCIe endpoint реализован аппаратно в большинстве современных FPGA, поэтому ничего не стоит.
Что же касается симуляции - devkits именно потому пользуются таким спросом, что дают возможность быстро и недорого проверить дизайн. Например Xilinx SP605 позволит вам за примерно $700 (цена двух недель работы инженера не считая налогов) не искать бесплатные модели PCIe хоста и потом разбираться с их глюками, а вставить ваш дизайн в живой компьютер, запустить с одной стороны PCIScope, с другой стороны ChipScope, и не тратя месяцы все отладить.
Начиная с конца: PCIe endpoint реализован аппаратно в большинстве современных FPGA, поэтому ничего не стоит.
Что же касается симуляции - devkits именно потому пользуются таким спросом, что дают возможность быстро и недорого проверить дизайн. Например Xilinx SP605 позволит вам за примерно $700 (цена двух недель работы инженера не считая налогов) не искать бесплатные модели PCIe хоста и потом разбираться с их глюками, а вставить ваш дизайн в живой компьютер, запустить с одной стороны PCIScope, с другой стороны ChipScope, и не тратя месяцы все отладить.
Цитата(DmitryR @ Feb 12 2010, 08:36) 
Вопрос из серии "как получить все, не делая ничего". Попробуем ответить.
Начиная с конца: PCIe endpoint реализован аппаратно в большинстве современных FPGA, поэтому ничего не стоит.
Что же касается симуляции - devkits именно потому пользуются таким спросом, что дают возможность быстро и недорого проверить дизайн. Например Xilinx SP605 позволит вам за примерно $700 (цена двух недель работы инженера не считая налогов) не искать бесплатные модели PCIe хоста и потом разбираться с их глюками, а вставить ваш дизайн в живой компьютер, запустить с одной стороны PCIScope, с другой стороны ChipScope, и не тратя месяцы все отладить.
Начиная с конца: PCIe endpoint реализован аппаратно в большинстве современных FPGA, поэтому ничего не стоит.
Что же касается симуляции - devkits именно потому пользуются таким спросом, что дают возможность быстро и недорого проверить дизайн. Например Xilinx SP605 позволит вам за примерно $700 (цена двух недель работы инженера не считая налогов) не искать бесплатные модели PCIe хоста и потом разбираться с их глюками, а вставить ваш дизайн в живой компьютер, запустить с одной стороны PCIScope, с другой стороны ChipScope, и не тратя месяцы все отладить.
Про devkit, понятно. А в моделсиме? Я в свое время отлаживал обмен с SDRAM, скачав ее вериложную модель, и подключив в проект. А сейчас чего-то не могу найти того же для PCIе.
Вы прежде, чем искать подумайте, как эта модель могла бы выглядеть. Особенно в части PnP: для этого туда пришлось бы половину винды переписать.
Цитата(DmitryR @ Feb 12 2010, 13:08)
Вы прежде, чем искать подумайте, как эта модель могла бы выглядеть. Особенно в части PnP: для этого туда пришлось бы половину винды переписать.
Хорошо что в Альтере об этом не знают. Они не граматные.
Код
# Time: 0 Instance: artempcieee_chaining_testbench.ep.epmap.serdes.artempcieee_serdes_alt4gxb_bjea_c
omponent.tx_pll0
# Note : CMU PLL is reset
# Time: 0 Instance: artempcieee_chaining_testbench.ep.epmap.serdes.artempcieee_serdes_alt4gxb_bjea_c
omponent.rx_cdr_pll0
# Note : Stratix GX PLL locked to incoming clock
# Time: 40000 Instance: artempcieee_chaining_testbench.ep.epmap.refclk_to_250mhz.altpll_component.pll0
# Note : Stratix II PLL locked to incoming clock
# Time: 48000 Instance: artempcieee_chaining_testbench.rp.rp.niilO0i.pll1
# Note : Stratix GX PLL locked to incoming clock
# Time: 56000 Instance: artempcieee_chaining_testbench.ep.epmap.pll_250mhz_to_500mhz.altpll_component.pl
l0
# INFO: 464 ns Completed initial configuration of Root Port.
# INFO: Core Clk Frequency: 125.00 Mhz
# INFO: 3660 ns RP LTSSM State: DETECT.ACTIVE
# INFO: 3780 ns EP LTSSM State: DETECT.ACTIVE
# INFO: 3828 ns EP LTSSM State: POLLING.ACTIVE
# INFO: 6908 ns RP LTSSM State: POLLING.ACTIVE
# INFO: 9036 ns RP LTSSM State: POLLING.CONFIG
# INFO: 9364 ns EP LTSSM State: POLLING.CONFIG
# INFO: 10516 ns EP LTSSM State: CONFIG.LINKWIDTH.START
# INFO: 10636 ns RP LTSSM State: CONFIG.LINKWIDTH.START
# INFO: 11284 ns EP LTSSM State: CONFIG.LINKWIDTH.ACCEPT
# INFO: 11804 ns RP LTSSM State: CONFIG.LINKWIDTH.ACCEPT
# INFO: 12124 ns RP LTSSM State: CONFIG.LANENUM.WAIT
# INFO: 12756 ns EP LTSSM State: CONFIG.LANENUM.WAIT
# INFO: 12948 ns EP LTSSM State: CONFIG.LANENUM.ACCEPT
# INFO: 13084 ns RP LTSSM State: CONFIG.LANENUM.ACCEPT
# INFO: 13404 ns RP LTSSM State: CONFIG.COMPLETE
# INFO: 13860 ns EP LTSSM State: CONFIG.COMPLETE
# INFO: 15012 ns EP LTSSM State: CONFIG.IDLE
# INFO: 15132 ns RP LTSSM State: CONFIG.IDLE
# INFO: 15244 ns RP LTSSM State: L0
# INFO: 15476 ns EP LTSSM State: L0
# INFO: 18264 ns
# INFO: 18264 ns Configuring Bus 001, Device 001, Function 00
# INFO: 18264 ns EP Read Only Configuration Registers:
# INFO: 18264 ns Vendor ID: 1172
# INFO: 18264 ns Device ID: 0004
# INFO: 18264 ns Revision ID: 01
# INFO: 18264 ns Class Code: FF0000
# INFO: 18264 ns Subsystem Vendor ID: 1172
# INFO: 18264 ns Subsystem ID: 0004
# INFO: 18264 ns Interrupt Pin: INTA# used
# INFO: 18264 ns
# INFO: 19272 ns PCI MSI Capability Register:
# INFO: 19272 ns 64-Bit Address Capable: Supported
# INFO: 19272 ns Messages Requested: 4
# INFO: 19272 ns
# INFO: 24376 ns EP PCI Express Link Status Register (1011):
# INFO: 24376 ns Negotiated Link Width: x1
# INFO: 24376 ns Slot Clock Config: System Reference Clock Used
# INFO: 25540 ns RP LTSSM State: RECOVERY.RCVRLOCK
# INFO: 25964 ns EP LTSSM State: RECOVERY.RCVRLOCK
# INFO: 26492 ns EP LTSSM State: RECOVERY.RCVRCFG
# INFO: 26660 ns RP LTSSM State: RECOVERY.RCVRCFG
# INFO: 27812 ns RP LTSSM State: RECOVERY.IDLE
# INFO: 28108 ns EP LTSSM State: RECOVERY.IDLE
# INFO: 28188 ns EP LTSSM State: L0
# INFO: 28340 ns RP LTSSM State: L0
# INFO: 29344 ns Current Link Speed: 2.5GT/s
# INFO: 29344 ns
# INFO: 30368 ns EP PCI Express Link Control Register (0040):
# INFO: 30368 ns Common Clock Config: System Reference Clock Used
# INFO: 30368 ns
# INFO: 31952 ns
# INFO: 31952 ns EP PCI Express Capabilities Register (0001):
# INFO: 31952 ns Capability Version: 1
# INFO: 31952 ns Port Type: Native Endpoint
# INFO: 31952 ns
# INFO: 31952 ns EP PCI Express Device Capabilities Register (00008000):
# INFO: 31952 ns Max Payload Supported: 128 Bytes
# INFO: 31952 ns Extended Tag: Not Supported
# INFO: 31952 ns Acceptable L0s Latency: Less Than 64 ns
# INFO: 31952 ns Acceptable L1 Latency: Less Than 1 us
# INFO: 31952 ns Attention Button: Not Present
# INFO: 31952 ns Attention Indicator: Not Present
# INFO: 31952 ns Power Indicator: Not Present
# INFO: 31952 ns
# INFO: 31952 ns EP PCI Express Link Capabilities Register (0103F411):
# INFO: 31952 ns Maximum Link Width: x1
# INFO: 31952 ns Supported Link Speed: 2.5GT/s
# INFO: 31952 ns L0s Entry: Supported
# INFO: 31952 ns L1 Entry: Not Supported
# INFO: 31952 ns L0s Exit Latency: More than 4 us
# INFO: 31952 ns L1 Exit Latency: More than 64 us
# INFO: 31952 ns Port Number: 01
# INFO: 31952 ns Surprise Dwn Err Report: Not Supported
# INFO: 31952 ns DLL Link Active Report: Not Supported
# INFO: 31952 ns
# INFO: 33136 ns
# INFO: 33136 ns EP PCI Express Device Control Register (0010):
# INFO: 33136 ns Error Reporting Enables: 0
# INFO: 33136 ns Relaxed Ordering: Enabled
# INFO: 33136 ns Max Payload: 128 Bytes
# INFO: 33136 ns Extended Tag: Disabled
# INFO: 33136 ns Max Read Request: 128 Bytes
# INFO: 33136 ns
# INFO: 33136 ns EP PCI Express Device Status Register (0000):
# INFO: 33136 ns
# INFO: 34160 ns EP PCI Express Virtual Channel Capability:
# INFO: 34160 ns Virtual Channel: 1
# INFO: 34160 ns Low Priority VC: 0
# INFO: 34160 ns
# INFO: 39136 ns
# INFO: 39136 ns BAR Address Assignments:
# INFO: 39136 ns BAR Size Assigned Address Type
# INFO: 39136 ns --- ---- ----------------
# INFO: 39136 ns BAR1:0 256 MBytes 00000001 00000000 Prefetchable
# INFO: 39136 ns BAR2 Disabled
# INFO: 39136 ns BAR3 Disabled
# INFO: 39136 ns BAR4 Disabled
# INFO: 39136 ns BAR5 Disabled
# INFO: 39136 ns ExpROM Disabled
# INFO: 41120 ns
# INFO: 41120 ns Completed configuration of Endpoint BARs.
# WARNING: 42288 ns Unable to find a 256B BAR to setup the chaining DMA DUT; skipping test.
# INFO: 42288 ns ---------
# INFO: 42288 ns TASK:downstream_loop
# INFO: 43696 ns Passed: 0004 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 45136 ns Passed: 0008 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 46608 ns Passed: 0012 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 48096 ns Passed: 0016 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 49640 ns Passed: 0020 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 51240 ns Passed: 0024 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 52824 ns Passed: 0028 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 54456 ns Passed: 0032 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 56160 ns Passed: 0036 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 57872 ns Passed: 0040 same bytes in BFM mem addr 0x00000040 and 0x00000840
# SUCCESS: Simulation stopped due to successful completion!
# Break in Function ebfm_log_stop_sim at ../../common/testbench//altpcietb_bfm_log.v line 96
# Stopped at ../../common/testbench//altpcietb_bfm_log.v line 96
# quit
omponent.tx_pll0
# Note : CMU PLL is reset
# Time: 0 Instance: artempcieee_chaining_testbench.ep.epmap.serdes.artempcieee_serdes_alt4gxb_bjea_c
omponent.rx_cdr_pll0
# Note : Stratix GX PLL locked to incoming clock
# Time: 40000 Instance: artempcieee_chaining_testbench.ep.epmap.refclk_to_250mhz.altpll_component.pll0
# Note : Stratix II PLL locked to incoming clock
# Time: 48000 Instance: artempcieee_chaining_testbench.rp.rp.niilO0i.pll1
# Note : Stratix GX PLL locked to incoming clock
# Time: 56000 Instance: artempcieee_chaining_testbench.ep.epmap.pll_250mhz_to_500mhz.altpll_component.pl
l0
# INFO: 464 ns Completed initial configuration of Root Port.
# INFO: Core Clk Frequency: 125.00 Mhz
# INFO: 3660 ns RP LTSSM State: DETECT.ACTIVE
# INFO: 3780 ns EP LTSSM State: DETECT.ACTIVE
# INFO: 3828 ns EP LTSSM State: POLLING.ACTIVE
# INFO: 6908 ns RP LTSSM State: POLLING.ACTIVE
# INFO: 9036 ns RP LTSSM State: POLLING.CONFIG
# INFO: 9364 ns EP LTSSM State: POLLING.CONFIG
# INFO: 10516 ns EP LTSSM State: CONFIG.LINKWIDTH.START
# INFO: 10636 ns RP LTSSM State: CONFIG.LINKWIDTH.START
# INFO: 11284 ns EP LTSSM State: CONFIG.LINKWIDTH.ACCEPT
# INFO: 11804 ns RP LTSSM State: CONFIG.LINKWIDTH.ACCEPT
# INFO: 12124 ns RP LTSSM State: CONFIG.LANENUM.WAIT
# INFO: 12756 ns EP LTSSM State: CONFIG.LANENUM.WAIT
# INFO: 12948 ns EP LTSSM State: CONFIG.LANENUM.ACCEPT
# INFO: 13084 ns RP LTSSM State: CONFIG.LANENUM.ACCEPT
# INFO: 13404 ns RP LTSSM State: CONFIG.COMPLETE
# INFO: 13860 ns EP LTSSM State: CONFIG.COMPLETE
# INFO: 15012 ns EP LTSSM State: CONFIG.IDLE
# INFO: 15132 ns RP LTSSM State: CONFIG.IDLE
# INFO: 15244 ns RP LTSSM State: L0
# INFO: 15476 ns EP LTSSM State: L0
# INFO: 18264 ns
# INFO: 18264 ns Configuring Bus 001, Device 001, Function 00
# INFO: 18264 ns EP Read Only Configuration Registers:
# INFO: 18264 ns Vendor ID: 1172
# INFO: 18264 ns Device ID: 0004
# INFO: 18264 ns Revision ID: 01
# INFO: 18264 ns Class Code: FF0000
# INFO: 18264 ns Subsystem Vendor ID: 1172
# INFO: 18264 ns Subsystem ID: 0004
# INFO: 18264 ns Interrupt Pin: INTA# used
# INFO: 18264 ns
# INFO: 19272 ns PCI MSI Capability Register:
# INFO: 19272 ns 64-Bit Address Capable: Supported
# INFO: 19272 ns Messages Requested: 4
# INFO: 19272 ns
# INFO: 24376 ns EP PCI Express Link Status Register (1011):
# INFO: 24376 ns Negotiated Link Width: x1
# INFO: 24376 ns Slot Clock Config: System Reference Clock Used
# INFO: 25540 ns RP LTSSM State: RECOVERY.RCVRLOCK
# INFO: 25964 ns EP LTSSM State: RECOVERY.RCVRLOCK
# INFO: 26492 ns EP LTSSM State: RECOVERY.RCVRCFG
# INFO: 26660 ns RP LTSSM State: RECOVERY.RCVRCFG
# INFO: 27812 ns RP LTSSM State: RECOVERY.IDLE
# INFO: 28108 ns EP LTSSM State: RECOVERY.IDLE
# INFO: 28188 ns EP LTSSM State: L0
# INFO: 28340 ns RP LTSSM State: L0
# INFO: 29344 ns Current Link Speed: 2.5GT/s
# INFO: 29344 ns
# INFO: 30368 ns EP PCI Express Link Control Register (0040):
# INFO: 30368 ns Common Clock Config: System Reference Clock Used
# INFO: 30368 ns
# INFO: 31952 ns
# INFO: 31952 ns EP PCI Express Capabilities Register (0001):
# INFO: 31952 ns Capability Version: 1
# INFO: 31952 ns Port Type: Native Endpoint
# INFO: 31952 ns
# INFO: 31952 ns EP PCI Express Device Capabilities Register (00008000):
# INFO: 31952 ns Max Payload Supported: 128 Bytes
# INFO: 31952 ns Extended Tag: Not Supported
# INFO: 31952 ns Acceptable L0s Latency: Less Than 64 ns
# INFO: 31952 ns Acceptable L1 Latency: Less Than 1 us
# INFO: 31952 ns Attention Button: Not Present
# INFO: 31952 ns Attention Indicator: Not Present
# INFO: 31952 ns Power Indicator: Not Present
# INFO: 31952 ns
# INFO: 31952 ns EP PCI Express Link Capabilities Register (0103F411):
# INFO: 31952 ns Maximum Link Width: x1
# INFO: 31952 ns Supported Link Speed: 2.5GT/s
# INFO: 31952 ns L0s Entry: Supported
# INFO: 31952 ns L1 Entry: Not Supported
# INFO: 31952 ns L0s Exit Latency: More than 4 us
# INFO: 31952 ns L1 Exit Latency: More than 64 us
# INFO: 31952 ns Port Number: 01
# INFO: 31952 ns Surprise Dwn Err Report: Not Supported
# INFO: 31952 ns DLL Link Active Report: Not Supported
# INFO: 31952 ns
# INFO: 33136 ns
# INFO: 33136 ns EP PCI Express Device Control Register (0010):
# INFO: 33136 ns Error Reporting Enables: 0
# INFO: 33136 ns Relaxed Ordering: Enabled
# INFO: 33136 ns Max Payload: 128 Bytes
# INFO: 33136 ns Extended Tag: Disabled
# INFO: 33136 ns Max Read Request: 128 Bytes
# INFO: 33136 ns
# INFO: 33136 ns EP PCI Express Device Status Register (0000):
# INFO: 33136 ns
# INFO: 34160 ns EP PCI Express Virtual Channel Capability:
# INFO: 34160 ns Virtual Channel: 1
# INFO: 34160 ns Low Priority VC: 0
# INFO: 34160 ns
# INFO: 39136 ns
# INFO: 39136 ns BAR Address Assignments:
# INFO: 39136 ns BAR Size Assigned Address Type
# INFO: 39136 ns --- ---- ----------------
# INFO: 39136 ns BAR1:0 256 MBytes 00000001 00000000 Prefetchable
# INFO: 39136 ns BAR2 Disabled
# INFO: 39136 ns BAR3 Disabled
# INFO: 39136 ns BAR4 Disabled
# INFO: 39136 ns BAR5 Disabled
# INFO: 39136 ns ExpROM Disabled
# INFO: 41120 ns
# INFO: 41120 ns Completed configuration of Endpoint BARs.
# WARNING: 42288 ns Unable to find a 256B BAR to setup the chaining DMA DUT; skipping test.
# INFO: 42288 ns ---------
# INFO: 42288 ns TASK:downstream_loop
# INFO: 43696 ns Passed: 0004 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 45136 ns Passed: 0008 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 46608 ns Passed: 0012 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 48096 ns Passed: 0016 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 49640 ns Passed: 0020 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 51240 ns Passed: 0024 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 52824 ns Passed: 0028 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 54456 ns Passed: 0032 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 56160 ns Passed: 0036 same bytes in BFM mem addr 0x00000040 and 0x00000840
# INFO: 57872 ns Passed: 0040 same bytes in BFM mem addr 0x00000040 and 0x00000840
# SUCCESS: Simulation stopped due to successful completion!
# Break in Function ebfm_log_stop_sim at ../../common/testbench//altpcietb_bfm_log.v line 96
# Stopped at ../../common/testbench//altpcietb_bfm_log.v line 96
# quit
Но к этому бы инструкцию по-подробнее.
Народ, если взять ПЛИС с PCIe коркой внутри, то никаких софт-коре покупать не надо?
для ксалинкса не нужно.
Цитата(disel @ Feb 12 2010, 15:17)
для ксалинкса не нужно.
Я на Альтеру больше нацелен. По идее должно быть также. Тоесть плисина за $500 и больше ничего не нада.
Для Xilinx ядро до х8 вроде бы бесплатное. Это было для Viretx-5 семейства. К старым версиям ПЛИС ядро было покупное.
Цитата(max77 @ Feb 12 2010, 16:02)
Для Xilinx ядро до х8 вроде бы бесплатное. Это было для Viretx-5 семейства. К старым версиям ПЛИС ядро было покупное.
Ну не хочется мне на Ксилинкс переучиваться. И смысла нет. Я где-то слышал (а может мне это и приснилось) что для Альтер, где PCIe уже есть, ничего покупать не надо.
Народ, на PCI есть SMBus. Ктонить по ней пробовал ПЛИС грузить?
Цитата(DmitryR @ Feb 12 2010, 05:08)
Вы прежде, чем искать подумайте, как эта модель могла бы выглядеть. Особенно в части PnP: для этого туда пришлось бы половину винды переписать.
Кстати у ментора в квесте есть готовый PCI-E чеккер, судя по описанию очень даже функциональный. Конечно это не драйвер PCI-E, а чеккер, но тем не менее. Так что думаю что модели должны быть %)
Цитата(des00 @ Feb 14 2010, 09:21)
Кстати у ментора в квесте есть готовый PCI-E чеккер, судя по описанию очень даже функциональный. Конечно это не драйвер PCI-E, а чеккер, но тем не менее. Так что думаю что модели должны быть %)
Ментор кваста-сим?
Блин, примере от альтеры, черт голову сломит! Не могли сделать один проект, где только PCI, и не мешать в него DDR2 и прочее.
Вот бы чего такого почитать, типа RTL, но с пояснением, и чтобы PCI было в одной стороне а nCONFIG в другой.
Цитата(Methane @ Feb 12 2010, 17:20)
Ну не хочется мне на Ксилинкс переучиваться. И смысла нет. Я где-то слышал (а может мне это и приснилось) что для Альтер, где PCIe уже есть, ничего покупать не надо.
Народ, на PCI есть SMBus. Ктонить по ней пробовал ПЛИС грузить?
Народ, на PCI есть SMBus. Ктонить по ней пробовал ПЛИС грузить?
А к SMBus можно получить доступ в компе? И зачем грузить ПЛИС таким образом? Чем джитаг не устраивает?
Цитата(disel @ Feb 15 2010, 13:42)
А к SMBus можно получить доступ в компе?
А чего нет? LInux же вычитывает таким образом температуру процессора итд. Но SMBus не подходит по другим причинам.
Цитата
И зачем грузить ПЛИС таким образом? Чем джитаг не устраивает?
Тем что хотелось, воткнули плату, загрузили в нее прошивку через SMBus, она определилась как PCIe и поехала работать. Захотели, сменили прошивку даже не перезагружая комп.
Цитата(Methane @ Feb 15 2010, 05:25)
Ментор кваста-сим?
C:\questasim\docs\pdfdocs\questa_monitors_ref.pdf -> Chapter 13 PCI Express ->
Цитата
The QVL PCI Express monitor can be instantiated in a standard configuration for checking PCI Express implementations. It also can be instantiated in a PIPE configuration for checking PHY Interface for PCI Express implementations. The monitor works in both Gen1 and Gen2 mode and can be instantiated separately in both mode.
Цитата(Methane @ Feb 15 2010, 14:46)
А чего нет? LInux же вычитывает таким образом температуру процессора итд. Но SMBus не подходит по другим причинам.
Не знаю, вот и спрашиваю. Нет под рукой каких нибудь ссылок про это?
Цитата(Methane @ Feb 15 2010, 14:46)
Тем что хотелось, воткнули плату, загрузили в нее прошивку через SMBus, она определилась как PCIe и поехала работать. Захотели, сменили прошивку даже не перезагружая комп.
При заливке новой прошивки в ПЛИС будет утеряно содержимое конфигурационных регистров и плата просто перестанет видиться ОС. Все равно придется комп перегружать, или заново оборудование искать. А в ПЗУ можно и по PCIе заливать и потом ПЛИС рестартануть. Я так и делал.
Цитата(des00 @ Feb 15 2010, 14:03)
C:\questasim\docs\pdfdocs\questa_monitors_ref.pdf -> Chapter 13 PCI Express ->
Стоп, а до сериализатора его можно подключить? Там где последовательная 2.5ггц идет?
Цитата(disel @ Feb 15 2010, 14:59)
Не знаю, вот и спрашиваю. Нет под рукой каких нибудь ссылок про это?
LInux SMBus гуглится на раз.
Цитата
При заливке новой прошивки в ПЛИС будет утеряно содержимое конфигурационных регистров и плата просто перестанет видиться ОС. Все равно придется комп перегружать, или заново оборудование искать. А в ПЗУ можно и по PCIе заливать и потом ПЛИС рестартануть. Я так и делал.
в PCIe заявлена поддержка hotplugа. К примеру express Card, там внутри может быть и PCIe 1x. Правда SMBusа нет. Так что мне кажется, что можно разобраться.
Цитата(Methane @ Feb 15 2010, 16:16)
в PCIe заявлена поддержка hotplugа. К примеру express Card, там внутри может быть и PCIe 1x. Правда SMBusа нет. Так что мне кажется, что можно разобраться.
Не понял в чем разобраться.
Цитата(Methane @ Feb 15 2010, 16:16)
LInux SMBus гуглится на раз.
А до джитага линукс добраться не может? Джитаг тоже в PCIe разъеме есть.
Цитата(disel @ Feb 15 2010, 15:37)
Не понял в чем разобраться.
PRSNT#1 Hot plug presence detect
WAKE# Link Reactivation
Что они значат?
Цитата(disel @ Feb 15 2010, 15:39)
А до джитага линукс добраться не может? Джитаг тоже в PCIe разъеме есть.
Не знаю.
Цитата(Methane @ Feb 15 2010, 16:41)
PRSNT#1 Hot plug presence detect
WAKE# Link Reactivation
Что они значат?
WAKE# Link Reactivation
Что они значат?
The WAKE# signal is an open drain, active low signal that is driven low by a PCI Exp
component to reactivate the PCI Express slot’s main power rails and reference clocks.
Карточку будит. Подробности лучше в стандарте читать.
Цитата(disel @ Feb 15 2010, 15:49)
The WAKE# signal is an open drain, active low signal that is driven low by a PCI Exp
component to reactivate the PCI Express slot’s main power rails and reference clocks.
Карточку будит. Подробности лучше в стандарте читать.
component to reactivate the PCI Express slot’s main power rails and reference clocks.
Карточку будит. Подробности лучше в стандарте читать.
Тут как раз стандарт мало что скажет. Так как много что есть в стандарте, не реализовано. Гугление по PCIe Hotplug дало противоречивые результаты. Скорее всего если метод и есть, то он глюкавый.
Честно говоря про хотплуг не заморачивался, как то совсем не нужно было.
Цитата(disel @ Feb 15 2010, 16:08)
Честно говоря про хотплуг не заморачивался, как то совсем не нужно было.
Теоретически, позволяет заливать прошивку в ПЛИС, прямо из драйвера. Поэтому и хочется заморочится. Хотя и на уровне "авось получится".
В конфигурационное ПЗУ я и так из драйвера пишу безо всякого хотплуга. А если через SMBus прошивку налету грузить - так это все безотносительно PCI. Вроде ничего сложно там быть не должно.
Цитата(disel @ Feb 15 2010, 16:37)
В конфигурационное ПЗУ я и так из драйвера пишу безо всякого хотплуга. А если через SMBus прошивку налету грузить - так это все безотносительно PCI. Вроде ничего сложно там быть не должно.
В конфигурационную флешку, то понятно. Но хотелось бы, чтобы к примеру загрузилась первоначальная прошивка, прошла энумерация. Загрузился драйвер, в какое-то внешнее ОЗУ подключенное к ПЛИС загрузил новую прошивку, что-то на плате перегрузило ПЛИС, прошивкой из внешнего ОЗУ, прошла новая енумерация, драйвер стал работать уже с новой прошивкой в ПЛИС.
Но это в глубоком проекте. Я пока с формальной вертификацией не могу разобраться.
Цитата(Methane @ Feb 15 2010, 17:51)
В конфигурационную флешку, то понятно. Но хотелось бы, чтобы к примеру загрузилась первоначальная прошивка, прошла энумерация. Загрузился драйвер, в какое-то внешнее ОЗУ подключенное к ПЛИС загрузил новую прошивку, что-то на плате перегрузило ПЛИС, прошивкой из внешнего ОЗУ, прошла новая енумерация, драйвер стал работать уже с новой прошивкой в ПЛИС.
Но это в глубоком проекте. Я пока с формальной вертификацией не могу разобраться.
Но это в глубоком проекте. Я пока с формальной вертификацией не могу разобраться.
Все это возможно прямо через PCIe безо всякого SMBus-а. Добавить только к ПЛИСине какую нибудь мелкую CPLD, которая будет загрузкой управлять. Насчет хотплуга не знаю, попробую сегодня прошивку залить и запустить поиск оборудования. Чето всегда после перезагрузки тестировал, может зря.
Цитата(disel @ Feb 16 2010, 08:12)
Все это возможно прямо через PCIe безо всякого SMBus-а. Добавить только к ПЛИСине какую нибудь мелкую CPLD, которая будет загрузкой управлять.
В том-то и фишка. Нужно потом сказать "новое устройство появилось, старое исчезло". А CPLD или однокристалку какую, вопрос уже десятый.
Цитата
Насчет хотплуга не знаю, попробую сегодня прошивку залить и запустить поиск оборудования. Чето всегда после перезагрузки тестировал, может зря.
Интересно было бы, включить, залить прошивку через JTAG, потом залить прошивку еще раз.
Цитата(Methane @ Feb 16 2010, 09:34)
Интересно было бы, включить, залить прошивку через JTAG, потом залить прошивку еще раз.
Уехал в командировку, в конце неделе проверю.
Цитата(max77 @ Feb 12 2010, 17:02)
Для Xilinx ядро до х8 вроде бы бесплатное. Это было для Viretx-5 семейства. К старым версиям ПЛИС ядро было покупное.
Не подскажете, чего за ядро бесплатное для Virtex-5?
Как называется, где брать...
Цитата(Koluchiy @ Feb 17 2010, 18:16)
Не подскажете, чего за ядро бесплатное для Virtex-5?
Как называется, где брать...
Как называется, где брать...
Оно не бесплатное. За него платится при покупки мелкосхемы.
Можете читать мой вопрос как "за него не надо доплачивать".
Цитата(Methane @ Feb 15 2010, 17:51)
В конфигурационную флешку, то понятно. Но хотелось бы, чтобы к примеру загрузилась первоначальная прошивка, прошла энумерация. Загрузился драйвер, в какое-то внешнее ОЗУ подключенное к ПЛИС загрузил новую прошивку, что-то на плате перегрузило ПЛИС, прошивкой из внешнего ОЗУ, прошла новая енумерация, драйвер стал работать уже с новой прошивкой в ПЛИС.
Это реально. У меня PCI Express на ПЛИС Virtex 5: XC5VSX50T
Я написал небольшую программу которая сохраняет в файл на диске значение BAR0, BAR1;
После перезагрузки прошивки содержимое BAR0, BAR1 и COMMAND стирается. Программа их восстанавливает.
Это нормально работало на комьютере с chipset P45; Сейчас у меня компьютер с P55 и это уже не работает. Почему - не знаю.
Цитата(dsmv @ Feb 25 2010, 17:50)
Это реально. У меня PCI Express на ПЛИС Virtex 5: XC5VSX50T
Я написал небольшую программу которая сохраняет в файл на диске значение BAR0, BAR1;
После перезагрузки прошивки содержимое BAR0, BAR1 и COMMAND стирается. Программа их восстанавливает.
Это нормально работало на комьютере с chipset P45; Сейчас у меня компьютер с P55 и это уже не работает. Почему - не знаю.
Я написал небольшую программу которая сохраняет в файл на диске значение BAR0, BAR1;
После перезагрузки прошивки содержимое BAR0, BAR1 и COMMAND стирается. Программа их восстанавливает.
Это нормально работало на комьютере с chipset P45; Сейчас у меня компьютер с P55 и это уже не работает. Почему - не знаю.
А за время перезагрузки, RP не вешает на EP что "ошибка которую не удалось исправить"?
Цитата(Methane @ Feb 25 2010, 20:19)
А за время перезагрузки, RP не вешает на EP что "ошибка которую не удалось исправить"?
Не знаю. А где это можно посмотреть ?
Господа, прикиньте, сколько времени будет через SMBus загружаться прошивка? Там ведь не десятки мегагерц, даже не единицы. 100 KHz там всего 
(пусть даже 400 в PMBus, все равно не спасет)
(пусть даже 400 в PMBus, все равно не спасет)
Цитата(XVR @ Feb 27 2010, 13:38)
Господа, прикиньте, сколько времени будет через SMBus загружаться прошивка? Там ведь не десятки мегагерц, даже не единицы. 100 KHz там всего (пусть даже 400 в PMBus, все равно не спасет)
(пусть даже 400 в PMBus, все равно не спасет)Прикидывал. Терпимо.
Здравствуйте, можно я подключусь к дискуссии?
Точно такая же проблема у меня. Идея та же - нужно загрузить первоначальную прошивку, она по PCI-E заливает на флешку новую загрузку, ПЛИС рестартится, устройство переопределяется, всё работает под новой прошивкой.
Ну, насколько я понимаю, для управления загрузкой не нужна никакая CPLD, у xilinx есть MultiBoot и ICAP, которые под это заточены. Вообще никакого дополнительного обвеса к ПЛИС не понадобится.
У меня PCIe устройство, если плис перегрузить нагорячую, вообще нигде не видно после перезагрузки, не находится... Приходится перегружать компьютер. Надо будет попробовать сначала отключить устройство в диспетчере оборудования, а потом перегружать...
И ещё я не понял на счёт BAR0, BAR1 и т.д... Зачем записывать их значения и восстанавливать? Я вот этот абзац вообще что-то не понял...
Точно такая же проблема у меня. Идея та же - нужно загрузить первоначальную прошивку, она по PCI-E заливает на флешку новую загрузку, ПЛИС рестартится, устройство переопределяется, всё работает под новой прошивкой.
Цитата(disel @ Feb 16 2010, 09:12)
Все это возможно прямо через PCIe безо всякого SMBus-а. Добавить только к ПЛИСине какую нибудь мелкую CPLD, которая будет загрузкой управлять. Насчет хотплуга не знаю, попробую сегодня прошивку залить и запустить поиск оборудования. Чето всегда после перезагрузки тестировал, может зря.
Ну, насколько я понимаю, для управления загрузкой не нужна никакая CPLD, у xilinx есть MultiBoot и ICAP, которые под это заточены. Вообще никакого дополнительного обвеса к ПЛИС не понадобится.
У меня PCIe устройство, если плис перегрузить нагорячую, вообще нигде не видно после перезагрузки, не находится... Приходится перегружать компьютер. Надо будет попробовать сначала отключить устройство в диспетчере оборудования, а потом перегружать...
И ещё я не понял на счёт BAR0, BAR1 и т.д... Зачем записывать их значения и восстанавливать? Я вот этот абзац вообще что-то не понял...
Цитата(SiTi @ Mar 29 2010, 19:49)
Здравствуйте, можно я подключусь к дискуссии?
Точно такая же проблема у меня. Идея та же - нужно загрузить первоначальную прошивку, она по PCI-E заливает на флешку новую загрузку, ПЛИС рестартится, устройство переопределяется, всё работает под новой прошивкой.
Точно такая же проблема у меня. Идея та же - нужно загрузить первоначальную прошивку, она по PCI-E заливает на флешку новую загрузку, ПЛИС рестартится, устройство переопределяется, всё работает под новой прошивкой.
Угу. На всё про все 0.2 секунды. Иначе, PC имеет полное право сказать "нет там ничего".
Цитата
Ну, насколько я понимаю, для управления загрузкой не нужна никакая CPLD, у xilinx есть MultiBoot и ICAP, которые под это заточены. Вообще никакого дополнительного обвеса к ПЛИС не понадобится.
Может быть, у хилых.
Цитата
У меня PCIe устройство, если плис перегрузить нагорячую, вообще нигде не видно после перезагрузки, не находится... Приходится перегружать компьютер. Надо будет попробовать сначала отключить устройство в диспетчере оборудования, а потом перегружать...
Под линухом, говорят ноужно загрузить специальный драйвер, тогда и хот-свап появится. у PCIe.
Цитата
И ещё я не понял на счёт BAR0, BAR1 и т.д... Зачем записывать их значения и восстанавливать? Я вот этот абзац вообще что-то не понял...
BAR0 - обычная память. BAR1 - память для таблицы дескрипторов для чайнинг-ПДП. Вы говорите, что вам нужно столько-то памяти для BAR0, столько-то памяти для BAR1 итд. Это для того что Альтера предлагает. А уж где эта память будет, решает BIOS или OS при загрузке.
Цитата(SiTi @ Mar 29 2010, 20:49)
Ну, насколько я понимаю, для управления загрузкой не нужна никакая CPLD, у xilinx есть MultiBoot и ICAP, которые под это заточены. Вообще никакого дополнительного обвеса к ПЛИС не понадобится.
Ну например если прошивок больше четырех. А так конечно можно и ИКАПом.
У меня после прошивки на лету происходит следующее: данные в пространстве конфигурации читаются новые, но в БАРах нули. Плата соответственно не работает.
Цитата(disel @ Mar 30 2010, 07:29)
Ну например если прошивок больше четырех. А так конечно можно и ИКАПом.
У меня после прошивки на лету происходит следующее: данные в пространстве конфигурации читаются новые, но в БАРах нули. Плата соответственно не работает.
У меня после прошивки на лету происходит следующее: данные в пространстве конфигурации читаются новые, но в БАРах нули. Плата соответственно не работает.
Какая ось? Если линух то по идее pciehp.ko можно загрузить.
Цитата(Methane @ Mar 30 2010, 08:36)
Какая ось? Если линух то по идее pciehp.ko можно загрузить.
WINXP и Мандрива 2009. Поведение одинаковое. pciehp.ko загружен.
Цитата(disel @ Mar 30 2010, 08:01)
WINXP и Мандрива 2009. Поведение одинаковое. pciehp.ko загружен.
Значит про загрузку прошивки прямо из драйвера придется забыть.
Значит ПЛИС + CPLD + NOR память.
Цитата(Methane @ Mar 30 2010, 09:09)
Значит про загрузку прошивки прямо из драйвера придется забыть.
Значит ПЛИС + CPLD + NOR память.
Значит ПЛИС + CPLD + NOR память.
Не стоит на мой опыт ориентироваться, поскольку задача хотплуга у меня не стояла. И честно говоря я даже в стандарте не успел про это почитать.
Цитата(disel @ Mar 30 2010, 08:16)
Не стоит на мой опыт ориентироваться, поскольку задача хотплуга у меня не стояла. И честно говоря я даже в стандарте не успел про это почитать.
Дело не только в хотплаге. Дело в том что хотелось бы
1. Грузить прошивку прямо из драйвера.
2. Не перезагружать комп при каждой смене прошивки.
Да, а поставить плату в компютер, (пустую, без прошивки) а потом запрограммировать ее через JTAG, получается? Я читал что у народа работает, но тоже только один раз. Если сменить прошивку, не работает.
Цитата(Methane @ Mar 30 2010, 09:25)
Дело не только в хотплаге. Дело в том что хотелось бы
1. Грузить прошивку прямо из драйвера.
2. Не перезагружать комп при каждой смене прошивки.
1. Грузить прошивку прямо из драйвера.
2. Не перезагружать комп при каждой смене прошивки.
Согласен, правильная идея.
Цитата(Methane @ Mar 30 2010, 09:25)
Да, а поставить плату в компютер, (пустую, без прошивки) а потом запрограммировать ее через JTAG, получается? Я читал что у народа работает, но тоже только один раз. Если сменить прошивку, не работает.
Пустая плата через джитаг программируется нормально, косяков не было.
Цитата(disel @ Mar 30 2010, 09:00)
Согласен, правильная идея.
Вот только как оказалось, не реализуемая. По идее.
Цитата
Пустая плата через джитаг программируется нормально, косяков не было.
Альтера говорит, что чтобы оно и работало потом, это должно произойти за 0.2 с с момента подачи питания.
Цитата(Methane @ Mar 30 2010, 10:15)
Альтера говорит, что чтобы оно и работало потом, это должно произойти за 0.2 с с момента подачи питания.
Наверное я не о том написал, вопроса не понял. Под программированием платы я понимал прошивку ПЗУ. Заливать же через джитаг в ПЛИС прошивку при старте не побывал. Да и смысла в этом нет. Альтера правильно говорит про 0,2 с. Стандарт PCIe говорит о том же. Залить прошивку за это время не реально.
Цитата(disel @ Mar 30 2010, 09:30)
Наверное я не о том написал, вопроса не понял. Под программированием платы я понимал прошивку ПЗУ. Заливать же через джитаг в ПЛИС прошивку при старте не побывал. Да и смысла в этом нет. Альтера правильно говорит про 0,2 с. Стандарт PCIe говорит о том же. Залить прошивку за это время не реально.
Вот. Я читал, что если плата уже воткнута, и компьютер загружен, то если загрузить прошивку, то компьютер распознает, и правильно проинициализирует. Но если потом в плату прошивку перезагрузить, то правильно работать она уже не будет. Но по идее под линухом можно это обойти.
Цитата(Methane @ Mar 30 2010, 11:01)
Вот. Я читал, что если плата уже воткнута, и компьютер загружен, то если загрузить прошивку, то компьютер распознает, и правильно проинициализирует. Но если потом в плату прошивку перезагрузить, то правильно работать она уже не будет. Но по идее под линухом можно это обойти.
Если нужен хотплуг то нужно стандарт читать, а не пытаться познать его методом тыка плат в компьютер.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.