Полная версия этой страницы: Очень нужна принципиальная схема
Очень нужна принципиальная схема этого приемопередатчика или verilog описание, пожалуйста, помогите
Этого - это какого?
Это на тему http://electronix.ru/forum/index.php?showtopic=66423 мое сообщение переместили, я новичок, можете тыкать пальцем и смеяться, но очень надо) Вобщем схема восьмиканального двунаправленного приемопередатчика с тремя состояниями
Никто не поможет??? 
Цитата(Katty @ Mar 25 2010, 20:08) 
Никто не поможет???
С чем с 48mA и 5 приемкой? Каким боком к ним Verilog?
помогите найти принципиальную схему этого приемопередатчика
Простите за беспокойство, как описать на Verilog вот такую схему http://www.integral.by/download/2890/5584_AP6.pdf . Или как выглядит принципиальная схема. Спасибо.
Цитата(Katty @ Mar 25 2010, 23:28)
помогите найти принципиальную схему этого приемопередатчика
Какого? 530АП2 что ли? Так это стандартный ТТЛШ-драйвер с открытым коллектором, правда аццки мощный. И в части тепловыделения тоже. Никаких особо мудреных схем в нем нет, тоже самое, что и 531АП2, или 559ИПх
Если, конечно, склероз не изменяет... Вроде как именно они приемопедератчиками были на шину в Э-60.
Цитата(Katty @ Mar 26 2010, 00:13)
Простите за беспокойство, как описать на Verilog вот такую схему http://www.integral.by/download/2890/5584_AP6.pdf . Или как выглядит принципиальная схема. Спасибо.
Код
module 5584AP6(input wire ez_n, input wire sed, inout wire [7:0] A, inout wire [7:0] B);
assign A = !ez_n && !sed ? B : 8'hzz;
assign B = !ez_n && sed ? A : 8'hzz;
endmodule
Электрические параметры Verilog не описывает
assign A = !ez_n && !sed ? B : 8'hzz;
assign B = !ez_n && sed ? A : 8'hzz;
endmodule
Более подходящие по времени (для VME) c нагрузочной способностью 64 мА:
1531АП3 - 54F240FM
1531АП4 - 54F241FM
1531АП5 - 54F244FM
1531АП6 - 54F245FM
1531АП19 - 74F3038N
1531АП3 - 54F240FM
1531АП4 - 54F241FM
1531АП5 - 54F244FM
1531АП6 - 54F245FM
1531АП19 - 74F3038N
Спасибо. Только проблема с testbench, ругается на порт inout. Я моделирую в nc-verilog
Цитата(Katty @ Mar 26 2010, 19:38)
Спасибо. Только проблема с testbench, ругается на порт inout.
Покажите тестбенч
Спасибо
Вот код и testbench
Код
module bus(e1,e2,a,y);
input e1,e2;
inout a,y;
reg a1,y1;
always @(e1 or e2)
begin
case ({e1,e2})
'b00:
begin
y1=a;
a1=y;
end
'b01:
begin
y1=a;
a1='bz;
end
'b10:
begin
y1='bz;
a1=y;
end
'b11:
begin
y1='bz;
a1='bz;
end
endcase
end
assign y=y1;
assign a=a1;
endmodule
module tb;
reg y2,a2;
reg e11,e22;
bus b(e11,e22,a2,y2);
initial begin
e11='b0;e22='b1;
forever begin # 20 e11=~e11; e22=~e22; end
end
initial
begin y2='b0;
a2='b1;
forever begin # 2 y2=~y2; a2=~a2; end
end
initial #200 $finish;
endmodule
input e1,e2;
inout a,y;
reg a1,y1;
always @(e1 or e2)
begin
case ({e1,e2})
'b00:
begin
y1=a;
a1=y;
end
'b01:
begin
y1=a;
a1='bz;
end
'b10:
begin
y1='bz;
a1=y;
end
'b11:
begin
y1='bz;
a1='bz;
end
endcase
end
assign y=y1;
assign a=a1;
endmodule
module tb;
reg y2,a2;
reg e11,e22;
bus b(e11,e22,a2,y2);
initial begin
e11='b0;e22='b1;
forever begin # 20 e11=~e11; e22=~e22; end
end
initial
begin y2='b0;
a2='b1;
forever begin # 2 y2=~y2; a2=~a2; end
end
initial #200 $finish;
endmodule
К портам типа inout нельзя подключать переменные типа reg, а только wire.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.