Есть несколько ПЛИС со встроенными блоками, блоков много, они одинаковые и работают синхронно от тактового сигнала II DCM. Для наглядности пусть блоки реализуют одинаковую последовательность.

Пока есть два варианта:
1. ставим генератор небольшой тактовой частоты заводим его на 1-ую ПЛИС в I DCM дальше все первые DCM во всех ПЛИСах синхронизуируются. А на блоки подается умноженный сигнал (II DCM).


2. со спец клок микросхемы заводим (медленный) сигнал на каждую ПЛИС в I DCM, дальше умножаем во II DCM и тактируем блоки. Длину дорожек до каждой ПЛИС от клока делаем одинаковой.


Выходные сигналы с блоков должны идти синхронно и одинаково.
Как заводить тактовый сигнал, если целью является минимальная задержка между выходными сигналами?

Какой вариант лучше? Кто как делает? И какие есть еще варианты?

Как я понимаю, в таком случае нужно чтобы и фаза клока, которым тактируются все блоки во всех FPGA совпадала?
Если так, то возможно лучше использовать внешний синтезатор + fanout buffer и отдавать каждой FPGA быстрый клок, DCM не использовать.

Да, именно это и нужно


Думаю это правильно, умножающие dcm все равно не дадут синхронность, и наверное даже ползать будут тем сильнее чем больше коэф умножения. Не знаю даже что я в умножение вцепился - плохой это вариант.

Но тогда, раз уж вести ВЧ по плате, то какие нормы и правила надо преследовать?

первое приходящее на ум:
диф. сигнал
одинаковая, и максимально короткая длинна дорожек от fanout до ПЛИС.
контроль импеданса (надо ли морочить голову? или может обойдется).

Еще заметил на форуме, что народ не рекомендует заводить сигнал с ПЛИСа? это потому что джиттер большой что ли?

я не эксперт по хай-спид-цёркет-дезигн, но из общих соображений :

вроде как DDR и прочие синхронные схемы используют синхронизацию по фазе при передаче по плате низкочастотного такта

при этом правда "выравнивание" происходит между "мастером" и слейвами, а из вашей схемы не понятно - как должны передаваться данные между блоками

---------------------

на практике сталкивался с тактовым буфером и распределением клоков по плате, но геммороя с передачей данных (а как иначе проверить синхронность внутренних клоков?) в такой схеме всегда есть

Это смотря для чего "большой", все от задачи зависит. Понятно, что в среднем джиттер клока из FPGA больше и хуже предсказуем, чем джиттер специализированного генератора или синтезатора частот.

Вы имеете в виду, что так же как на первой картинке нарисовано? Но если сигнал делает такую петлю по плате, то наверняка он по отношению между мастером и последним слейвом не слабо разошелся? И наверное надо такую-синхронизацию делать между II DCM.

блоки не связанны.

ну тогда получается, что задержки на распространение данных по плате будет также критично как и клоков, поэтому плата в любом случае простой не выйдет и нужно ставить, имхо, специальный клок-драйвер (вар 2) )

ug190 от Xilinx почитайте, например (для V5). страница 77. там в общих чертах расписано как синхронизировать тактовые сигналы использующиеся в нескольких ПЛИС.
а вариантов может быть множество... хороший сброс + синхронизаторы на выходе из каждой ПЛИС, работающие по отдельному тактовому сигналу, общему для всех ПЛИС может помочь.

Извините конечно, но по-моему невозможно предумать задачу при которой цифру нужно так синхронизировать,
Вам точно это надо?

Есть такие задачи. Они Вам просто не попадались.
ЗЫ: Иногда дешевле поставить 4 спартана и на пятом скучковать данные, чем поставить один виртекс.