Пожалуйста, помогите понять, зачем так сделано:
в схеме медленного (не быстрее 1 МГц) 4-х-канального 16-битного ЦАПА на основе Cyclone II между каждым из пяти выводов delayA-E и
пяти выводов GCLKA-E вставлены недешевые программируемые задержки 3D3418S-0.25 (256 шагов по 250 пс).
В версию о том, что у людей просто слишком много денег, не верится.

ИМХО варианта два:
1) Альтера научилась гравиЦАПы в ПЛИС вставлять
2) У меня иссякли телепатические способности, а другие телепаты уехали в отпуск.

Наверное они подгоняли временную диаграмму под требования ЦАП.
Не рискнули сделать необходимые задержки на ПЛИС и поставили внешние.
Возможно решили с этими микросхемами плата получится с первого раза.
Видимо решили что установка дорогих микросхем дешевле перезапуска платы.


P.S. На этом мои телепатические возможности закончились.

Спасибо, так и есть. Я не сразу заметил, что выходы отдельных ЦАПов
коммутируются на общий выход быстрыми ключами, и дорогие чипы задержки упростили решение
(схема неширпотребная, за ценой автор не постоял).