Хочется сделать на основе FPGA логический анализатор для сигналов 5 и 3.3 В. Spartan-3E, наверное, позволит сделать частоту выборки в 400 Msamples/s (200Mhz system clock, измерять по обеим фронтам и писать в BRAM). А что лучше всего поставить для преобразования сигнала на щупе из диапазона 0-5 вольт в 0-3.3 вольт для FPGA и способное работать на такой большой частоте (в районе 200MHz)?

Искал среди level shifters и 5-volt tolerant buffers -- все попадались медленные. А можно ли использовать для перобразования уровня FET Bus Switch типа такого SN74CB3T3306 (инфо на ti.com)?

Что обычно стоит в быстрых логических анализаторах на входе (для преобразования уровней, для защиты от перенапряжения)?

Не поручусь за точность информации, но вроде в дорогих логических анализаторах стоят по 2 быстродействующих компаратора на каждый вход, настраиваемые на "устойчивые" уровни логического нуля и единицы, тем самым позволяю увидеть, 3 состояния: 0, 1 и X(Z).

А как сам щуп будет выглядеть... На 200MHz?

Посмотрите такую штуку как LogicPort от intronix.
Сделалана на базе циклона тысяч на несколько(из младших).
Передача данных на ftdi. Тактовая при внешнем клоке до 500МГц(если память не изменяет).
стоит такое порядка 400$ из них 350 судя по всему стоит софт.

Правильно было отмечено, что ставят быстродействующие компараторы, для подстройки уровня под любые сигналы. А для расширения входной полосы (уменьшения входной емкости) и диапазона входных уровней ставят резистивные делители (например 10:1), как в щупах осциллографов.

Повторяю свое сообщение.

Посмотрите такую штуку как LogicPort от intronix.

никаких компараторов по входу нету.
Напряжение срабатывания меняется если я ничего не путаю сдвигом потенциала виртуальной земли. По входу только резисторы и защитные диоды.

Intronix -- то что нужно, спасибо. Нашел фото его платы:
Верх: http://sigrok.org/w/images/9/95/Intronix_L...t_PCB_Front.jpg
Низ: http://sigrok.org/w/images/b/b5/Intronix_L...rt_PCB_Back.jpg

Действительно, там перед FPGA стоят только резисторы и конденсаторы(?). Диодов не видать. Может кто подскажет как это работает (как там реализовано преобразование уровней и защита входов FPGA)?


Наверное, flying leads 15см такой как у Intronix'а или ribbon cable 15см.

Посмотрел...
А что скажете по поводу разной длины дорожек? Как это с 500Мег сигналами будет?
Вот, скажем на PCI с его "всего-то" 33Мег и то, клок зигзагом идет...
Хотя они могли это учесть и программно... Но переставлять биты в программе - это дело не быстрое...
А что у них задумано по поводу случайной подачи, скажем 15 вольт?

500MHz это его sampling rate, значит bandwidth не больше чем 200-250MHz (в большем нет смысла), что тоже очень много. Мне бы самому хотелось бы знать как работает схема Intronix'a. Пишут, что входа защищены до +-40 вольт, интересно как это сделано, на фото только резисторы и конденсаторы перед входами.

vitalinea Вы не внимательно читаете, как я уже писал - это резистивные делители + емкость компенсирующая входную емкость входов FPGA (почитайте статьи по схемотехнике щупов осциллографов). Порог в этом Intronix'е скорей регулируется простым изменением Vref банков FPGA. Резистивный делитель будет дополнительно ограничивать входной ток, который будет стекать через Clamping диоды (стоят в любой микросхеме) в источник Vref.


Ну клок в PCI зигзагом понятное дело идет для его задержки. А линии в Intronix'е похоже выровнены, так что проблем с разбросом задержек не должно быть, в целом просто и со вкусом.

Насколько я помню у них порог срабатывания бывает и отрицательным, если так то Vref не пойдет.

С его сайта:
Threshold range: adjustable +6 to -6 volts with 50mv resolution

Что там у них сделано, я тоже не знаю, но вот есть схема на 200 МГц клоков с регулировкой уровня. Нажмите для просмотра прикрепленного файла

А почему обязательно делители должны быть привязаны к земле?


Не вижу никаких трудностей для реализации этого диапазона с делителями 4:1, при одновременном регулировании Vref и общей точки всех делителей. Даже не удивлюсь, если шаг 50 mV реализован на сигма-дельта ЦАП'ах, построенных на той же FPGA.

Прошу прощения, что подымаю старую тему. Появился вопрос по Intronix'у.

Если не ошибаюсь, судя по фотографиям печатной платы LogicPort'a, схема подключения щупов к FPGA там такая:


Не могу понять, для чего там нужен резистор R4 на 100 Ом перед входом FPGA?

А как тогда борются с метастабильностью входных триггеров в ПЛИС ?

Так же, как и везде: double triggering.

IMHO, для подавления звона в дорожке(что с учетом 8pF входной емкости достаточно эффективно) и легкой НЧ фильтрации.

Причем софт по функциональности очень, и очень неплохой. Чем больше пользуюсь, тем больше доволен. Действительно в софт труда вложено и я с трудом представляю что Автор будет делать с голой железкой . Из анализаторов с большой памятью сейчас присматриваюсь к PLA2532 http://www.progshop.com/shop/logic-analyze...ix-PLA2532.html у него, кстати, тоже от минус задается уровень, причем настраивается по 8bit банкам независимо. Хотя есть младше модели, корые только "TTL". Из функционала у последнего чего-то очень привлекательным кажется наличие выхода триггера, например, запускать осциллограф.

Еще два вопроса:

1) У Интроникса порог логического уровня 0/1 можно устанавливать из диапазона от -6 до + 6 В. Для чего нужна возможность устанавливать отрицательный порог срабатывания? Для работы с дифф. парами? Для них, наверное, хватилобы и порога в 0 В.

2) Правильно ли я понимаю, что при ESD разряде пострадает конденсатор (C1 он же единственный на схеме)? Так как емкость C1 очень маленькая -- скорее всего, около 5pF -- он будет заряжаться до очень большого напряжения (почти все напряжение ESD разряда) пока его не пробъет. Или там все-таки есть какая-то ESD защита которую я не вижу?

1. До недавнего времени самыми быстродействующими были микросхемы ЭСЛ логики, которые обычно запитывались от -5V, а пороги срабатывания у них были что-то около -1...-2V.

Входные ПАДы ПЛИС имеют компараторы и сгруппированы так, что могут быть запрограммированы иметь регулируемый порог срабатывания.
Этот порог нужно установить внешним источником напряжения.
Думаю, этого будет достаточно для лог. анализатора.
Чтобы он имел отрицательный порог, нужно установить искусственную входную землю с приподнятым потенциалом или сделать на входе
сумматор напряжений из 2-х резисторов.
Можно такие ПАДы спаять вместе - и тогда получится быстродействующий компаратор, если с этих входов записывать
в триггеры по синхросигналам со сдвинутой фазой.
Хотя в этом случае лучше использовать аппаратный SERDES, которых есть много в новых ПЛИС.

Автор больше программист, чем электронщик. Поэтому и вопросы у меня про железку , с софтом вроде все понятно.


Спасибо, что подсказали про ЭСЛ. Теперь понятно для чего нужны отрицательные пороги.


Если я все правильно понимаю, в интрониксе используется делитель напряжения на резисторах R2 и R3 и конденсаторе C1 и паразитной емкости входа FPGA. В зависимости от того какой установлен порог (положительный или отрицательный), на точку TO_INTERNAL_LAYER (общая точка делителя) подается либо 0 В либо 3.3 В.


О, спасибо за идею про спаивание (от глагола паять ) нескольких падов. Хотя, наверное и с одним входом получится достичь довольно большой частоты дискретизации, мегагерц в 500.