Можно ли получить новую связь в схематике через Layout? Новая связь добавлена в Layout -> создаю *.SWP -> в OrCAD Capture запускаю Backannotate. Связь в схематике не создается. Можно ли в принципе?

Имхо, лучше так не делать. Имя цепи может и всосется назад в схему и будет где-нибудь неявно сидеть в свойствах неподключенного свиду вывода, только вот новая цепь с таким именем сама нигде не нарисуется. Лучше взять, и нарисовать эту цепь, а потом сделать прямой AutoECO.

Вы предлагаете обычный вариант "как положено". Лучшее не всегда удобно.

А чем неудобно делать "как положено"? Я вот вообще не люблю back annotate, и делаю его лишь для того, чтобы переименовать детали на плате. А всякие цепи уж свопить, так это лучше я алиасы на схеме сам подвину, чем оно мне выводы начнет тасовать на схеме.

А вообще лучше примеры конкретные приводить, а то непонятно, что там Вам удобнее, а что лучше.

Ну при свопе какой-нибудь FPGA на 500-1000 пинов лучше и удобней все таки со стороны РСВ это делать.
А в остальных случаях да, front-to-back flow рулит.

Uree подробно объяснил проблему. А в проектах с FPGA своп пинов на каждом шагу.

Так а с плисами есть проблема питания банков. Свопить можно в пределах банков с одинаковым питанием. У меня для того, чтобы схема помещалась на листе не больше А3, каждый банк нарисован отдельной частью, и я не хочу, чтобы при своппинге нарушался этот принцип. Поэтому все равно прямым способом делаю, подведу все сигналы к паду, выпишу на бумажку имена и в схеме потом быстренько все поправлю.

Если говорить о ПЛИСе в корпусе типа xQFP, то такой метод еще сработает. А вот с BGA куда хуже - изначально не видно в какой последовательности цепи выйдут за пределы корпуса. И здеь без свопа на РСВ тяжко, приходится всякие workaround-ы изобретать.
Насчет питаний согласен, только далеко не всегда каждый банк запитан отдельно, чаще случается ситуация когда несколько банков сидят на одном питании и свопить между ними на самом деле можно.

Ага, а еще есть ограничение, что не любые пины в пределах банка можно свопить. Например, у всяких там стандартов вроде SSTL и LVDS нужно размещать выходы подальше от входов (во всяком случае у Альтеры такие правила), что то вроде для некоторого входа ближайший выход должен быть не ближе двух падов кристалла, а уж как это на пины вылезет, у каждого корпуса по-своему. Так что к всем этим завязкам с питанием добавляется итерация проверки собираемости всего проекта в среде разработки ПЛИС, что, на мой взгляд, несопоставимо дольше, чем на бумажку выписать и в схеме алиасы подвигать. Такие хитрые завязки пинов можно описать Оркаду формально? Или хотя бы просто описать, что при свопинге проводника из дифф. пары должна автоматом отсвопиться и пара?

Для таких проверок, как Вы сами заметили есть среды разработки ПЛИС. Основой при формальном определении эквивалентности пинов является пинаут производителя ПЛИС. Как это соберется в проекте проверяю не я.
Но... как хорошо кто-то написал: кто хочет - ищет способ, кто не хочет - причину. Ищите причины дальше... Особенно когда выпишите сотни полторы пинов и сигналов подходящих на 4-х слоях к одному банку BGA на листочке... ну-ну...