Код
Warning (10037): Verilog HDL or VHDL warning at sdram_0.v(313): conditional expression evaluates to a constant
смотрю sdram_0.v Код
// Delay za_valid to match registered data.
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
za_valid <= 0;
else if (1)
za_valid <= rd_valid[2];
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
za_valid <= 0;
else if (1)
za_valid <= rd_valid[2];
end
индуский код. Что за if(1)? Это теперь вручную ползать по коду и исправлять за квартусом или мож где в сопс-билдере галочку поставить "Без индуского кода"?
