Цитата(Александр Карась @ Nov 29 2010, 14:38)

Pin-Signal - только в настройках симуляции, или кривость модели?..
dysan, а модели парсили перед использованием? Может там чёрт знает что....
С моделями вроде все нормально, одну сам ISE(от Xilinx, причем разные версии опробованы) синтезирует и она совпадает со скачиваемой с xilinx.com, вторая скачивается с сайта производителя(NationalSemiconductor, к примеру). Чисто визуально соотвествуют структуре нормального ibis-файла и проходят проверку в HyperLynx IBIS Editor, одна(прикрепил во вложении) правда с варнингами:
WARNING (line 1753) - Vmeas should not be specified for model type Input
WARNING (line 1754) - Cref should not be specified for model type Input
WARNING (line 1755) - Rref should not be specified for model type Input
WARNING - Model OSC25_XI: POWER Clamp : Typical value never becomes zero
WARNING - Model OSC25_XI: POWER Clamp : Minimum value never becomes zero
WARNING - Model OSC25_XI: POWER Clamp : Maximum value never becomes zero
Но модель OSC25_XI я вообще для моделирования не использую и все варнинги относятся именно к ней. А к пинам микросхемы, которые я моделирую, подцеплены другие модели. Я так в spreadsheet HyperLynx во время быстрого анализа и указывал. И отчет получаю именно по выбранным мною цепям.
Насчет Pin-Signal - не понял, если вы о правильности сопоставления нужным пинам нужных сигналов и моделей, то там все нормально.
Цитата(Александр Карась @ Nov 26 2010, 15:20)

1. Возможно, что-то с согласованиями, попробуйте с визардом согласований "поиграться"
2. Er - это свойство материала, которое также влияет на волновое сопротивление линии (совместно с шириной трассы, толщиной и её расстояние от опорного слоя).
Под
Er обычно подразумевают диэлектрическую константу(проницаемость материала), я имел ввиду - тангенс угла диэлектрических потерь, он фигурирует как LossTangent.
А что там может быть с согласованиями такого в результате чего HyperLynx должен неадекватно длину провода посчитать? Резистор один последовательно стоит, номинал указан. Поменять - меняется уровень овершотов с андершотами, длина таже.
Цитата(fill @ Nov 26 2010, 17:15)

А фразу "Includes electrical length derived from package parasitics" вы как интерпретируете?
Подсказка: цепь идет не только по плате, есть отрезок и внутри корпуса микросхемы.
Неужели до такой степени, что 8,84мм превращаются в 001.020 cm? Кстати, когда я замерял длину всего провода посегментно через свойства сегментов(там указывается длина выбранного сегмента), то сумма длин этих сегментов совпадала с общей длиной всего провода посчитанного при быстром анализе.