Добрый день. Продолжаю осваивать констрейны и прошу в очередной раз помочь на этом нелегком деле.
Суть простая: есть АЦП, отсчеты с которого валятся с частотой 5,21 МГц, и есть ниос проц., тактируемый 80мгц. В сопце test3c40 есть fifo1 с двумя клоками (на входе и на выходе). На вход фифо1 подаются данные АЦП и клок данных 5,21МГц (на рисунке это и есть Launch clock, в сопце – clk_1), выход фифо1 подключен к SGDMA, и выход фифо1 и SGDMA тактируются как и проц. 80 МГц (на картинке это как раз Latch clock, в сопце – pll_0_c1).
А вот вопрос: как такое (на картинке таймквеста) получается ? Фифо1 – вроде двухклоковое. Где это внутри у него launch clock и latch clock не развязаны? Понятно, что если клоки не кратные, то обязательно рано или поздно появиться ситуация, когда фронты этих клоков встанут так, что данные либо не успеют, либо не задержатся сколько надо. Судя по таймквесту, это где-то внутри сопца.
И что с этим счастьем делать ? Забить и обконстрейнить (как?) или путное что сообразить (что?)
Спасибо.