Привет Всем! Есть триггер срабатывающий по фронту и имеющий вход разрешения "се". Вопрос такой: Если вход разрешения ce=0, то по приходу нового фронта clk , данные переписываются с выхода на вход или же блокируется clk???

Может быть так и так, логически это эквивалентно.

Логически то да, но я, вот почему спросил: Скажите пожалуйста, какая из приведенных двух схем обладает лучшей, в плане метастабильности, характеристикой???
Пояснения на всякий случай к рисунку: async - какой то неродной к синхронной схеме сигнал;

Делал что-то подобное, пробовал и так и так, для себя сделал вывод - с клокам лучше не мудрить, один общий клок и тригеров делать.

Второй вариант мне меньше нравится - тактирующий сигнал для inst6, inst7 будет отставать от clk и будут использованы (в большинстве знакомых мне fpga) не предназначенные для этого ресурсы, из-за чего отставание может быть значительным.

мое имхо - блокируется клок. вообще, если посмотреть на структуру ячейки куклона например, я для себя уяснил что там реализован ТОЛЬКО dff триггер, и защелка (latch) нереализуема, и в реальной схеме она както эмулируется. на ету тему я набрел после разбора причин почему в мой синхронизер, содержащий latch, непрокатывает по констрейнам, слишком медленный.

Ну к примеру я воткну в конец еще один триггер, который будет питаться от системного clk. Мне бы хотелось всё таки про метастабильность больше поговорить, какая схема лучше?

Почитайте уже про метастабильность и как считать вероятность сбоя.
Непонятно же, какая вероятность для вашей задачи годится. Кстати, этот вопрос многих поставит в тупик.

например:
http://www.xilinx.com/support/documentatio...tes/xapp094.pdf
http://www.altera.com/literature/wp/wp-010...tastability.pdf

я начал рассуждать так:
Если "внутрянка" триггера организована таким образом, что при ENA=0 в момент прихода синхроимпульса clk, выход q триггера переписывается на вход d того же триггера, то тогда верхняя схема будет хуже в плане метастабильности, нежели нижняя..
Если же сигнал ENA внутри триггера прерывает клок при ENA=0, то триггер просто останется в том состоянии в котором пребывал до. В этом случае и верхняя и нижняя схемы будут равноценны.
Вот мне и не понятно, как организованы триггеры внутри?
Посмотрите схемки в которых я отразил написанное.
... и ещё, читая Дж.Уэйкерли "Проектирование цифровых устройств" при оценке вероятности попадания в метастабильное состояние в формуле используются две константы, которые зависят от электрических характеристик триггера. А в доке, который вы рекомендовали есть подобные константы С1 и С2. Как узнать их значения, если я допустим использую Cyclone EP1C12Q240C6??

если верить хендбуку по квартусу, то там приводится такая картинка по клокенейблу:
Нажмите для просмотра прикрепленного файла

2й вариант проходит как gated clock...