Здраствуйте!
Для чего Vref пины в каждом банке CycloneIII?
Полная версия этой страницы: Для чего Vref пины в CycloneIII
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(Fynjisx @ Jan 5 2011, 18:51) 
Здраствуйте!
Для чего Vref пины в каждом банке CycloneIII?
Для чего Vref пины в каждом банке CycloneIII?
Скорее всего если на лапке того-же пина напряжение больше чем Vref, то на входе 1. А если меньше чем Vref, то ноль. Посмотрите в IO стандартрах.
Цитата(Methane @ Jan 5 2011, 20:10)
Скорее всего если на лапке того-же пина напряжение больше чем Vref, то на входе 1. А если меньше чем Vref, то ноль. Посмотрите в IO стандартрах.
Да, вроде для стандарта SSTL, тот что для ддр памяти используется, а vref - для банка IO.
Используется для "Voltage-Referenced I/O Standard Termination", т.е. для таких интерфейсов как HSTL Class I,II и SSTL Class I,II. Более подробно написано в Cyclone III device handbook, стр.113-114.
Цитата(almost @ Jan 13 2011, 21:17)
Используется для "Voltage-Referenced I/O Standard Termination", т.е. для таких интерфейсов как HSTL Class I,II и SSTL Class I,II. Более подробно написано в Cyclone III device handbook, стр.113-114.
да читал я handbook, воттолько нефига не понял, поэтому и задал здесь вопрос в надежде что может здесь как нибудь доступнее и проще обьяснят
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.