Доброго времени суток! кто-нибудь может подсказать как реализовать в схемном редакторе XILINX делитель частоты с переменным коэффициентом, а именно 2,5,10,50,100 ??? буду безумно рад, если поможете или поделитесь полезными ссылками по данной теме. заранее балгодарю.

Мой вам совет, откажитесь от схемного редактора и тем более от схемного редактора ISE.
Вместо 20 строчек на HDL получите большую, некрасивую и глюкавую (из-за криворукости индусов) схему.

Совет безусловно хорош.Честно говоря я был бы рад реализовать это на HDL, да только необходимо в схемном...

Вам нужен DDS(Direct Digital Synthesizer - http://en.wikipedia.org/wiki/Direct_digital_synthesizer) на вход которого подается фазовый набег на отсчет (соответствующий выбранной выходной частоте). Для выбора коэффициента деления вполне подойдет мультиплексор. Итого:
мультиплексор, выбирающий нужный для данного коэффициента деления фазовый набег на отсчет;
фазовый аккумулятор, старший бит которого будет выходом поделенной частоты.
p.s. не то, чтобы здесь что-то сильно большое, но все равно,- попытайтесь переубедить ваше начальство в целесообразности использования схемного редактора.

Зачем DDS? Из пушки по воробьям.
Поделить надо всего-лишь. Тем более на целые числа...

ну тогда счётчик со сбросом и компаратор на второй вход которого подавать константу (коэффициент деления)

Можно получить большее быстродействие и меньшие ресурсы, если использовать вместо предложенного счетчик считающий вниз и загружаемый константой (на 1 меньше к-та деления) в момент когда счетчик досчитает до 0. Быстродействие повысится за счет использования вместо компаратора с переменной, компаратора с постоянной величиной, который в ПЛИС XILINX делается на выделенных (быстрых) линиях ускоренного переноса (carry chain). И выведения константы (к-та деления) из обратной связи в цепи загрузки счетчика, где задержки не так важны.

Сначала написал, что все равно, как делать.
Потом сообразил, что сравнить с нулем - это просто объединить все разряды счетчика по ИЛИ.
А по сути цитаты - и там и там будут использованы быстрые переносы.

вообще то это делается несложно.
загружаемый счетчик до нуля и регистр. При обнулении счетчика произойдет перезагрузка. Ну и так далее...
Вместо регистра можно взять константу. счетчик можно взять библиотечный параметрический. Вот собственно и все дела...
Удачи!

Кстати, если захотите посмотреть, как это сделано на Верилоге (программируемый интервальный таймер), то найдите у меня на сайте в статьях "Краткий Курс HDL"... А все равно он Вам окажется полезным раньше или позднее. Это как один из стандартных строительных блоков. Особенно хорошо сочетается со статическими автоматами, когда разные циклы должны иметь разную длительность...

ИМХО чисто студенческая задачка - бессмысленная и беспощадная. Зачем генерить эти частоты? Тактировать внутреннюю логику этими клоками нехорошо - ибо gated clock получается. Только наружу выводить... Если эти поделённые клоки нужны для тактирования внутренней логики, то правильнее формировать стробы CE на загружаемом счётчике (как уже неоднократно вам советовали). А схему всю тактировать одним исходным клоком, используя полученные CE там где нужно тактировать меньшей частотой.