С каким максимальным клоком реально выполнить проект на V6?
Просьба ответить работавшим с этими чипами.
Полная версия этой страницы: С каким максимальным клоком можно сделать проект на V6?
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(aem @ Jun 23 2011, 20:19) 
С каким максимальным клоком реально выполнить проект на V6?
Просьба ответить работавшим с этими чипами.
Просьба ответить работавшим с этими чипами.
~590 МГц для путей, проходящих через 1 LUT.
~400 МГц для путей, проходящих через блок памяти.
2 jojo
это для скольки приёмников (всмысле на сколько приёмников нагружен выход из BRAM-а)??
это для скольки приёмников (всмысле на сколько приёмников нагружен выход из BRAM-а)??
Цитата(Kuzmi4 @ Jun 23 2011, 21:56)
2 jojo
это для скольки приёмников (всмысле на сколько приёмников нагружен выход из BRAM-а)??
это для скольки приёмников (всмысле на сколько приёмников нагружен выход из BRAM-а)??
У выхода BRAM один приёмник - триггер CLB. Приходится вставлять триггеры, чтобы трассируемость повысить.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.