Выводится аналоговый сигнал в ЦАП с помощью DMA. Довольно интенсвно, через 264 нс. Пока работает только он, сигнал ровный. Но стоит запрограммировать любую другую периферию с прерываниями, как сигнал начинает тормозиться, увеличивается его период, появляются искажения. Причем только если выполянются прерывания. Как это может быть? Разве DMA не может захватить шину в любой нужный ему момент времени? Или при обработке прерывания запрещаются не только другие прерывания, но и DMA?

Наверное дело все-таки не в самих прерываниях, а в том, что когда появляется работающий код, DMA начинает делить шины с ядром и другой периферией. А арбитраж-то по схеме round-robin.

С точки зрения процессора работающий код ничем принципиально не отличается от бесконечного цикла. И дело именно в прерываниях, когда то же самое устройство опрашиваю программно по готовности, то DMA продолжает исправно работать.

Кстати, меня похожий вопрос интересует. Собираюсь выводить на ЦАП 10^7 выборок в секунду. ЦАП внешний, будет висеть на FSMC. Контроллер заложил из серии STM32F200. Если верить описанию bus matrix, там DMA и процессор не должны друг другу мешать, тем более есть FIFO. Надеюсь, не разочаруюсь...

С точки зрения процессора бесконечный цикл это обращение исключительно к памяти команд, которое происходит в обход BusMatrix, т.е. точно никому не мешает. А прерывания отличаются от опроса разве что наличием сохранения/загрузки контекста, вот тут утверждать не буду, но предположу, что блочное сохранение регистров может быть burst-ом на шине.

Может дело в том что именно в прерывании идёт обращение к тому же куску адресного пространства (или шине), на которое претендует и ПДП. И поэтому только здесь происходит чередование.

10 MHz? И не пытайся.

200-й конечно побыстрее немного. Попробуй, нам расскажешь.

А зачем FSMC? Проще к порту прицепить и пусть DMA туда кидает слова. Кстати, а ЦАП какой?


И правда - ведь ICode сделана отдельной.

Поясни.


Советую поискать 10 различий между STM32F100 и STM32F200. Кое-что нетривиальное добавилось. А именно: bus matrix с одновременным доступом (не блокирующий), DMA FIFO.


Время записи в GPIO неизвестно. Про FSMC гораздо больше ясности. Кроме того, FSMC не будет конфликтовать с другой периферией (см. схему bus matrix). Возможно, попробую и то, и другое.
ЦАП AD5424.

Кстати, первое что сделал получив плату с stm32f217 - банальный ногодрыг, 60Мгц вывелись вполне успешно (без цикла, просто большая пачка последовательных записей в регистр)

Отличная новость! Спасибо.

Я пока знаю только то, что у него больше частота.

Но это же всего 8 бит?!

Вероятно во время входа в прерывание процессор скопом сохраняет регистры и в этот момент DMA не может пробиться к памяти.

какая частота ядра?

А как сохранение регистров может этому помешать? Почему бы DMA не прервать этот процесс посередине?


Обычная - 72 МГц

Может кроме DMA использовать таймер дополнительно. ДМА будет писать в теневой регистр. По таймеру аппаратно будет запускаться DAC - данные из теневого регистра будут переноситься регистр DAC. Нужно реализовать небольшое отставание записи данных в DAC от запуска самого преобразования. Тогда сигнал будет выводится с отставанием почти в период, зато случайные небольшие задержки не будут влиять на результат - есть почти целый период, что бы выполнить эту операцию.
Если ЦАП внешний возможно придется организовать внешнюю защелку. Из защелки в DAC данные должны попадать по сигналу таймера (ШИМ).

Докладываю: всё работает.
STM32F20x. ЦАП параллельный 8 бит (AD5424) сидит на GPIO. Данные загоняются через DMA. Синхроимпульс - от таймера. 20x10^6 выборок в секунду (по паспорту ЦАПа) - работает без проблем.

У меня на stm32f107, DMA (правда у меня DMA1 использован) нормально выводит в порт каждые 10 тактов, по сигналу от TIM1. Может выводить и каждые 9 тактов, но тогда иногда работает не чётко (возможно, в зависимости от прерываний). Выводить каждые 8 тактов не получается.
У вас 264 нс при 72 МГц - это 1 вывод в 19 тактов. Странно, что не получается. Или может 264 нс - это период сигнала на выходе ЦАП, а выводите в порт в 2 раза чаще?

А сам процессор при этом что-нибудь делает или спит?

Крутится в цикле while (1) {}.
Чуть позже прикручу сбор данных с АЦП и их обработку. Мануал обещает, что DMA и процессор друг другу мешать не будут. Будут результаты - доложу.

Собственно, продолжение отчёта.
Добавил сбор данных через АЦП. Оцифровка 625 тыс. выборок в секунду. Заполнение буфера при помощи того же DMA2. Далее данные из буфера АЦП усредняются и обрабатываются. Замедления работы процессора не замечено.
Когда задействованы два канала DMA, часть периода на выходе ЦАП искажается: туда через DMA как-то просачиваются данные с АЦП. Возможно, режим circular имеет к этому отношение. Поскольку у меня заполнен не весь период, то я просто при помощи таймеров отрезал от внешнего ЦАП испорченную часть периода.