Для фольги 35 мкм выдерживайте зазор-проводник 150 мкм, лучше 200 мкм.
Можете сделать разные типы переходных отверстий, запрета нет. Главное понять, имеет ли смысл. Можно вместо одно большого перехода поставить два маленьких.
Лично я стараюсь делать в плате однотипные элементы топологии.

Для такой многослойки 150мкм зазора, а тем более 200 - это уже перебор. Если на производстве могут собрать 8+ слойный стэк, то зазоры не более 5 милсов выдержать обязаны. Т.е. фактически 120-125мкм, стандартный, 100мкм минимальный(например под теми же ПЛИСами, чтобы вытянуть диффпары между переходными).
Так что технологически зазоры не должны быть проблемой. Другой дело длина трасс / зазоры / параллельность -> наводки. Но тут надо схему и сигналы смотреть, что можно близко трассировать, а что не желательно.

Ключевые слова - фольга 18 мкм. При такой фольге на внутренних слоях зазоры 100 мкм не проблема.
Если хотят фольгу 35 мкм, то надо увеличивать зазоры.
А так, я бы вообще все слои сделал на 18 мкм.

5/4 милса стандарт/минимум для 35мкм фольги. Для более тонкой возможны и меньшие зазоры. Хотя наверно не везде...

За всех не скажу, за основу беру параметры от "эксклюзивного в двух фирмах для России поставщика" chinafastprint, он же FP.
Подозреваю, что данный проект будет делаться в тех же районах.

У фастпринта вообще интересные данные... проводники зазоры до 2-2.5 милса, при этом зазор проводник-переходное 4.8-5 милс. Не вижу логики - для производства, что трасса, что переходное - медь. Почему такая разница совершенно не ясно. Разве что речь о зазоре отверстие ВИА - проводник. Тогда хоть как-то логика видна.
А окончательно, как всегда, нужно говорить непосредственно с производством. Тогда будет какая-то уверенность, что поняли друг друга и то, что у вас запроектировано удастся изготовить. Хотя с китайцами даже такой метод не всегда работает

Эти "фантастические" результаты они давно обещали, но никак хотя бы на мелко-серийное выйти не могут.
Есть надёжа, что после слияния в экстазе и деньгах с Европой дело двинется.
Если зазор-проводник меньше 150 мкм, то они не делают на 35 мкм фольге, боятся перетравов.

Класс точности скорее всего будет 5-й. Многие дифф пары занимают 3- 4ряды, все первые заняты на 100%( не хотелось бы увеличивать число переходных отверстий при разводке дифф сигнпалов)

Viper89
По 4-му пункту, про маску пайки, меня тоже это интресовало. Смотрите тему:
http://electronix.ru/forum/index.php?showtopic=87272&hl=

Мне они недавно отказались делать проводники тоньше 3милс(2.8). Так что 2-2.5 это только желаемые значения.

Делают легко 0.125мм на 1OZ copper во внутренних слоях. Уже штук 300 6-слоек отгрузили нам.
Может у вас крупно серийный заказ и они боятся низкого выхода годных?

А по 10 штук плат они нам дифф.пары 0.09/0.13 делали на такойже фольге.
И даже 0.15мм зазор на фольге 70 и 100 мкм в толстых слоях питания под BGA c шагом 1мм.

Толщину меди легко проконтролировать на срезе платы и в отчёте она указана.

Не готов спорить про зазор менее 150 мкм на фольге 35 мкм, сейчас на руках нет протоколов по готовым проектам.
Зазор 150 мкм с фольгой 100 мкм вызывает сомнение. Не удивлюсь, если они эти зазоры немного увеличили.
По моей информации минимальный зазор на фольге 105 мкм 200 мкм, был проект на толстой фольге, который отказались делать.

Почему я держусь своих данных: например, есть проект, пусть минимальный зазор 0.127 мкм.
Делаем тестовую партию, закладываются параметры на производстве. Плату получили, смонтировали, устройство собрали, запрограммировали, запустили, отработали.
Когда проект полностью отработан всегда ищутся пути для сокращения издержок. Стоимость платы не самый большой показатель в общей стоимости, но по основной элементной базе уже всё устаканилось, поэтому вариантов фактически нет. Ищу вариант, кто сделает платы дешевле. То, что сделает FP, не факт, что сделают другие. Поэтому можете считать это перестраховкой.

Нажмите для просмотра прикрепленного файлаПриведена структура стека платы: в слоях top, bottom и signal разводятся дифф. пары с Zo=100 Ohm. Для top и bottom считал как для микрополосковых линий(опорные слои GROUND и GROUND2. Для слоя SIGNAL также считал как для микрополосковых, но засомневался - может правильнее считать как для полосковых? GROUND2 - слой сплошной меди, POWER - слой с полигонами, имеет разрвывы, т.к. много различный напряжений питания. Подскажите, как правильнее считать Zo для слоя SIGNAL: микрополосок относительно GROUND2, либо полосок относительно слоев GROUND2 и POWER?

Считайте для двух опорных плэйнов GROUND2 и POWER, трассы фактически ведь именно так и будут идти?

На самом деле есть два варианта:
- считать относительно GROUND2 и POWER и при трассировке учитывать разрывы плэйнов так, чтобы трассы над ними не проходили, только между цельными плэйнами;
- считать относительно GROUND и GROUND2, а на слое POWER в зоне трассировки этих трасс/пар сделать вырез в плэйнах. Это если место позволяет.

Ну и все это справедливо для быстрых сигналов с крутыми фронтами(от 30-50МГц и фронты порядка наносекунды и ниже), медленным все эти разрывы и непрерывные плэйны практически безразличны.

Сигналы частотой 100-250МГц/
Путь прохождения диф. сигналов:
1. Только по слою TOP;
2. со слоя TOP via на SIGNAL, далее путь по SIGNAL и снова выход на TOP через via.
По слою BOTTOM нет возможности подвести диф. пары к FPGA.
"считать относительно GROUND2 и POWER и при трассировке учитывать разрывы плэйнов так, чтобы трассы над ними не проходили, только между цельными плэйнами;" Если нет возможности обеспечить прохождение диф. пары в слое SIGNAL над цельными плэйнами в слое POWER (слой GROUND2 - цельный 100%), то считать как микрополосок относительно GROUND2?

Считать нужно относительно тех слоев, между которыми проходят трассы. Если на POWER будет медь, то относительно него и считать. Будут разрывы в этой меди - будет испорчен сигнал. Насколько - тяжело сказать. Но будет наверняка. Придумывайте, как тянуть его над/между непрерывными плэйнами.
Есть еще вариант максимально раздвинуть внутренние слои SIGNAL и POWER, таким образом, чтобы влияние слоя POWER на импеданс трасс/пар на SIGNAL было минимальным.