Привет всем,

я развожу плату с EP3C25Q240 и хотел бы узнать Вашк мнение.
На плате так же будет 133MHz SDRAM. Пока развожу питание, так как на двухсторонней плате развести все 3 питание достаточно сложно. То, что у меня получилось, я выкладываю сдесь. Есть несколько моментов:

• для питания PLL 2.5В будут реализованы с помошью LT1117, который будет находиться прямо под циклоном в центре
• так же под циклоном будет по паре танталовых электролитов по 10мкф для 1.2В и 3.3В
• каждая нога питания получает керамический кондёр на 100нф

Как Вы думаете, насколько удачен такой подход? И что можно было бы доработать?

Заранее спасибо
Дима

Думаю нормально будет. Делали аналогичным образом на циклоне EP3C5 - работало.
Только микросхему питания под ПЛИС я бы не размещал, они в совокупности могут сильно греться, особенно если питать вольт от 12.
Короче прикиньте мощность рассеивания.

SolderMan, не проверяли ваш проект на предмет целевого импеданса питания в PDN Design Tool от Альтеры?

Интересная топология, для некоторых приложений в самый раз.. Я, правда, сделал 4-х слойку, но там много аналоговых схем, АЦП, ЦАП и прочее.

По части 2.5В, использовал линейный стабилизатор LP2985IM5-2.5 (или TPS76425DBVT), на входе 3.3В. Корпус SOT-23-5, рекомендую...

Подобную топологию здесь уже выкладывал SM много лет назад . Я сам её применяю на двухслойках для Cyclone II. LDO у меня LP3985IM5-2.5, он подешевле и характеристики имеет получше, чем LP2985IM5-2.5.

Автор стабилизатор от 3.3В запитывает

А ну как сгорит стабилизатор под ПЛИС? Бросьте эти чудачества. С обратной стороны поставьте, например.

Так микросхема стабилизатора и так стоит с обратной стороны.

Виноват.
Я размещал полигоны питания с обеих сторон платы под микросхемой, а земля была на нижнем слое вокруг ПЛИС.
upd. Кстати, если в середине ничего нет, то почему бы это пространство не заполнить, полигоном питания? Или земляным, и соединить его переходными отверстиями с другой стороной, для отвода тепла.

Может вместо толстой дорожки 1.2В залить полигон?
И дорожики по питанию 3.3В и 2.5В от "колец" до конденсаторов сделать потоньше?

А каков сакральный смысл? Везде стараемся делать питания как можно шире, а тут вдруг потоньше... Хочу услышать обоснование такого мнения.

Не может быть обоснования этому мнению.

На самом деле может. Довольно интересное и редко применяемое
Сужение трассы увеличивает ее индуктивность и сопротивление, приближая по свойствам к Ferrite Bead. И в принципе, если правильно подобрать параметры, то в некоторых случаях можно сделать весьма правильное питание
Но я видел и применял такие решения в питаниях RF-схем, когда прямо пишут о недопустимостиего реализации в виде плэйна, а только трасса определенной ширины/длины/на слое. Вот только это на частотах около и выше 1ГГц и входные цепи(чипы) для DOCSIS/DVB-x/MoCA.
В остальных случаях аргументы придумать трудно...

Я тоже задумывался над таким решением, но не для ПЛИС. После индуктивности нужно поставить конденсатор на землю. Иначе любой скачок потребления тока приведет к скачку напряжения на этой индуктивности. На питании появляются провалы. Улучшает ли это помехоустойчивость внутри микросхемы?
Одна нога на другую так, вроде, меньше влияют. И от внешних помех. Зато внутренние проявляются. Примерно, так.

Интересно почитать, выложите доку если не трудно.

1 ) ... приближая по свойствам к Ferrite Bead -это глубоко ошибочно. Ничего похожего не может быть, проверено измерениями.
2) ... на частотах около и выше 1ГГц - и это неверно.

Да ну? Можете поспорить с RF-инженерами в MaxLinear, не вопрос. Видимо они не умеют проектировать кристаллы и правильно включать их...

И что, это их слова? Не ваши?
На что замечу, многократно сталкивался с некомпетентностью западных RF-инженеров.

По поводу ферритовой бусины. Там применяется специальный феррит с большими потерями на ВЧ, за счёт чего в этом диапазоне элемент ведёт себя как частотно-зависимый резистор, т.е. энергия в нём гасится в тепло. С индуктивностью совсем не так - там изрядная часть энергии запасается в реактивной составляющей и отдаётся потом, от чего возникают звоны, поэтому просто индуктивности (с хорошей добротностью) совсем не полезны в цепях питания. Думается, что добротность проводника на текстолите куда выше добротности ферритовой бусины, а импеданс много ниже (если только в гигагерцы не лезть).

Согласен, правильное пояснение.

Нет, не пробовал.
Скачал со страницы Altera Excel-файл PDN_Tool_v1_1_1, открыл и ахнул. Ничего не понял, и User Guide не помог.
Может намекнёт кто как это сделать?


Может есть ссылка? Искать топологию в более 4000 сообщениях почти не реально


Так и сделал.

LT1117 - морально устаревший линейный регулятор. Вместо него лучше использовать современный импулсьный регулятор. А располагать его с рядом с Циклоном не просто бессмысленно, а прямо-таки вредно: они друг друга будут греть. А нафиг это надо, если при повышении температуры на каждые 6 градусов время службы уменьшается в два раза?


Опять же, абсолютно бессмысленно располагать "медленные" кондеры большой емкости рядом с Циклоном. От этого нет ровно никакого проку, их с тем дже успехом можно ставить как угодно далеко.


Конденсаторы 100 нФ имеют низкую частоту собственного резонанса. Вместо них рядом с ногами питания Циклона надо ставить кондеры 1 нФ, в корпусе 0603 или меньше. В крайнем случае - 10 нФ, но никак не более. А несколько кондеров 100 нФ надо равномерно распределить по плате, можно на довольно большом удалении от Циклона.

Просто такие есть в наличии да и ток питания PLL совсем маленький.


У меня мало опыта разработки подобных девайсов. Поэтому информацией питаюсь способом "подглядывания" на платы различныйх девайсов, Reference Designs в Altium Designer и т.д. На многих бордах стоят такие кондёры. Но критику учту, и если они действительно не так важны, тогда оставлю только те, что возле регуляторов питания.


Номиналы блокировочных кондёров я брал из схем бордов от Terasic. Во всех схемах питание ног FPGA фильтруется 0.1µF кондёрами.

И ещё вопрос. Я заменил дорожку питания 1.2В полигоном, прямо на котором находятся VIAS'ы от которых питяются отдельные ноги VCCINT и висят блокировочные кондёры. Есть ли смысл весить на каждую ногу по кондёру? Они ведь на расстоинии пары миллиметров друг от друга. Места достаточно, но вот есть ли смысл?

если номиналы разнообразные то да.
ну и раз место есть, то паять-то их все-все потом никто не заставляет.

Это они по традиции запендюрили. Традиция использовать блокировочные кондеры номиналом 100 нФ тянется уже полвека, наверное. За это время скорости ИС выросли многократно. Частично это скомпенсировалось тем, что стали использовать SMD керамические кондеры, у них индуктивность выводов намного меньше. Однако для микросхем, у которых тактовая порядка 1 ГГц и более (в частности, для Циклонов), этого мало. Их желательно обвешивать маленькими кондерами 1 нФ, а в некоторых аппнотах на скоростные ИС встречаются рекомендации использовать 470 пФ. А кондеры бОльшей емкости, имеющие низкую частоту собственного резонанса, можно поставить на некотором удалении, поскольку основную часть работы выполнят маленькие кондеры.


Необходимо обеспечить такую разводку, чтобы минимизировать паразитную индуктивность проводников, соединяющих ноги земли и питания с ближайшим блокировочным конденсатором. Если для обеспечения минимальной паразитной индуктивности надо поставить еще один кондер - то лучше не экономить, а поставить его. Однако это не самоцель, количество конденсаторов и их емкость сами по себе никакой роли не играют. Один удачно расположенный кондер вполне способен качественно "обслужить" несколько ног питания, а любую нужную емкость обеспечат большие кондеры, стоящие в удалении.

Извиняюсь что встреваю.
Но есть ли смысл вешать 1нф? индуктивность пары выводов "питание-земля" все закосит.
Что делать с "антирезонансными" пиками?
В принципе есть много апликух (особенно для памяти) где приводятся расчеты допустимого импеданса а дальше и емкости с учетом паразитов.
В практическом применении 100нф скорее даст выигрыш по числу корпусов и целевому импедансу.
В текущей разводки от наны пользы не будет (от 10 тоже). Индуктивность подвода много выше чем индуктивность конденсатора.

На разводке питания 1,2В я бы шину подвинул ближе к выводам. Подводы от шины к выводам шириной выводов.
ПО на стороне там где ПО земли (получается путь к ПО 1,2В через пад питания микросхемы).
Это увеличит взаимную индуктивность, так как подвод нужно сделать к кондюку на нижнем слое.
Если пайка ручная, то делать via-in-pad. Если денег не жалко то кондюки 0.47-0.1мкф в конфигурации 0306.
Емкости 10нф в цепь 1,2В не ставить, скорее проблем отгребете.
Если есть чем померить (VNA), то можно проверить экспериментально.

Вот тут есть интересное небольшое исследование на эту тему. Выводы несколько противоречат цитате.


Откуда ж у бедного циклона гигагерц тактовой? Там и 300 МГц в реальных проектах получить почти не реально, и за 200 уже побороться надо нешуточно. 100-150 МГц - это его тактовая для комфортной работы.


Для обычной цифровой логики вроде FPGA толку от таких мелких номиналов практически нет. Общий тренд к повышению эффективности для ВЧ не в уменьшении ёмкости, а в уменьшении типоразмера. И имеет смысл ставить специализированные конденсаторы вроде LLK215 (muRata), сочетающие в себе и приличную ёмкость, и малую индуктивность.

По теме есть две толковых книги:
http://electronix.ru/forum/index.php?s=&am...st&p=674833
У первой вроде есть новые редакции (это типа сборника трудов).
Я обе покупал бумажные, но судя по теме есть и электронные версии.
В принципе все это есть по конференциям и апликухам, но в книгах собрано вместе.
Вторая почти бесценна в плане нормального описания постановки реальных измерений.

Чтобы получить гигагерц тактовой вовсе не обязательно гонять генератор на этой частоте. Можно, например, взять генератор 200 МГц и при помощи схемы фазового сдвига задать пять фаз с разницей 1 нс. Поскольку генератор Циклона обеспечивает 8 фаз, то эквивалентная тактовая получается далеко за 1 ГГц. Я, например, еще на Циклоне 2 строил схемы с 6-ю фазами от 240 МГц, то есть эквивалентная тактовая была 1.44 ГГц. А с точки зрения развязывающих кондеров - неотличимо как получаются гигагерцовые токовые пики, то ли за счет разноса по фазам, то ли сам генератор лупит на этой тактовой.


Толк от мелких номиналов - за счет высокой частоты собственного резонанса. Выше этой частоты импеданс возрастает, вследствие чего толку от кондера становится мало, безотносительно к его типоразмеру. А ниже частоты собственного резонанса в цепи питания появляются другие резонансы, за счет соседних конденсаторов, а также за счет кондеров большей емкости, стоящих на некотором удалении.

Частота резонанса выше, а импеданс в этой точке много больше, чем у конденсатора с большим номиналом и более низкой частотой на его резонансе. Получается, что на частоте резонанса конденсатора с малым номиналом его импеданс близок к импедансу на этой же частоте конденсатора с большей ёмкостью. Обратите внимание на графики импедансов по ссылке, которая давалась в моём предудущем посте.

В этой точке (т.е. на частоте резонанса) импеданс маленького конденсатора все-таки ниже. Посмотрите внимательнее на графики. А что касается того, что выше частоты резонанса импеданс маленького конденсатора оказывается выше - так я же отнюдь не агитирую за то, чтобы совсем избавиться от традиционных конденсаторов 100 нФ. Пусть себе стоят неподалеку. Да и вообще, Мюрата приводит графики для отдельно стоящих конденсаторов, а на печатной плате их много. Плюс к тому, есть распределенная емкость между слоями земли и питания. Так что для высокочастотной области я бы на эти графики сильно не не полагался.

Сравнивать конденсаторы в вакууме не совсем правильно, хотя там светлее.
Индуктивность пары ПО (именно пары) для толщина ПП 1,5мм, диаметр ПО 0,3мм с разносом центров на 1.2мм будет около 1,2 нГн.
Грубо это индуктивность подключения выводом микросхемы к цепям питания (подключение одной пары VCC-GND).
От ПО до входа на кристалл еще набежит около 0,3-0,5 нГн, итого 1,5 нГн.
Индуктивность типичного конденсатора 0603 около 0,6 нГн для 100н и наверное 0.4 для 10н. Все цифры по памяти.
Я рассматриваю емкость на нижнем слое как источник заряда для цепи питания, считая что подвод от внешних цепей более индуктивный.
У автора сейчас все хуже (взаимная индуктивность ПО почти никакая), индуктивность на 0.5-2нГн выше.
Вот на что надо обратить внимание.

По конденсаторам:
4 корпуса 100н дадут характеристику на ВЧ сравнимую с комбинацией подобранных 0.47мкф+100нф+10н+1н.
Это без учета провалов импеданса на антирезонансах (пусть чистая керамика с ESR на уровне 10-30мОм).
В зоне НЧ 4 по 100н будут не хуже. Но в разводке и предсказуемости будет все проще.
Можно нарисовать приближенную ситуацию в любом спайсе или проверить в железе.

Другой вопрос может в данной плате это совсем не существенно (нет там мегагерц и одновременного множественного переключения состояний). В 99.9% все работает и так как есть, без сложных сущностей.

Спасибо, у нас достоваемы! На днях закажу.
Переделаю немного плату и выложу сдесь то, что получилось.

Ещё раз всем спасибо за советы! Многое я, правда, не понял Резонансы конденсаторов и т.д. Нет теоретической базы в этом направлении, но всё же.


Спасибо. Попробую вникнуть.

Вот в этих двух темах тоже есть про питание FPGA:
http://electronix.ru/forum/index.php?showtopic=100239
http://electronix.ru/forum/index.php?showtopic=101046
в связи с этим предлагаю по возможности обсуждать питание в них. Хотя, наверно, это одна из тех задач, которую одинаково успешно можно обсуждать в половине разделов форума...


Вентили любой сложной микросхемы в любом случае переключаются не одновременно.
Если следовать этой логике, можно придумать "эквивалентную" частоту хоть сто гигагерц для микросхемы, тактируемой одним МГц.
Однако это совсем не означает, что развязка на плате должна работать на таких частотах.
Более того, внешняя развязка даже на тактовой частоте требуется далеко не всегда, просто потому что она неэфективна из-за индуктивностей соединений кристалла и выводов.
Например, питание ядра Cyclone IV в корпусе E144 с максимальной частотой ~250 МГц необходимо развязывать до ~36 МГц, а выше развязка обеспечивается либо на кристалле, либо на корпусе микросхемы.

И ещё. Как раз то, что вентили переключаются в разные моменты времени, должно ослаблять требования к целевому импедансу питания, но производители FPGA в своих инструментах, видимо, исходят из совсем пессимистичного подхода.


Вы можете всё это подтвердить количественно?
Анализ в Altera PDN Design Tool показывает, что 0.1uF к каждому выводу VCCINT - самый лучший вариант в диапазоне частот от 3 МГц до Feffective. Уменьшение или увеличение ёмкости некоторых из них только всё портит. Преднамеренное увеличение межслойной ёмкости VCCINT/GND тоже ухудшает ситуацию, создавая антирезонансный пик на сотнях МГц, на работу это не повлияет, но и пользы никакой.


Да, но выше резонансной области (а это гораздо более широкий диапазон частот, чем область резонанса) 0.1uF обладает меньшим импедансом, чем и 10nF и 1nF.
Кроме того, каждый лишний номинал создаёт дополнительную антирезонансную область.


Расположение и количество конденсаторов не влияют на их собственные характерисктики.
Что касается графиков. Производители пассивных компонентов выкладывают в открытый доступ файлы s-параметров, в которых влияние измерительного стенда скомпенсировано. Графики в той теме получены как раз пересчётом этих данных в соответствующие единицы.
Впрочем, один серьёзный фактор там действительно не учитывается, а именно, влияние постоянного напряжения на ёмкость и ESR, но для NP0 керамики это не существенно, а при 1.2V им можно пренебречь и в отношении X5R/X7R.

Один вентиль погоды не делает. Более того, разброс времени задержек срабатывания играет положительную роль, "размазывая" пики потребления.

Проблемы возникают там, где большое количество вентилей срабатывают одновременно, создавая существенные пики (ripple) в цепях питания и земли.

Повторяйте на дорогу
Не для красного словца:
Если все шагают в ногу -
Мост об-ру-ши-ва-ет-ся" (с)

Поэтому разбивка тактирования на 8 фаз - это вовсе не то же самое, что разброс времени срабатывания. Грубо говоря, это всего в 8 раз меньше, чем если бы все вентили лупили от 8-кратной тактовой.


Даже если она неэффективна, это не значит, что она не нужна. Вот паровоз, к примеру, топливо сжигает тоже неэффективо, однако без топлива не поедет.


Как, чем? Впервые слышу. Просветите, плз.


Пока что, глядя на PDN User Guide, я вижу, что в приводимых примерах предлагаются к использованию конденсаторы начиная от 1нФ и до 4.7мкФ, а используются начиная с 10нФ - по той простой причине, что нефиг зря бомбить, поскольку заданный импеданс на заданной макс. частоте обеспечен и без помощи 1нФ конденсаторов.
Нажмите для просмотра прикрепленного файла

А в приведенном примере BOM используются конденсаторы начиная от 4.7нФ и до 220нФ
Нажмите для просмотра прикрепленного файла
Это довольно точно соответствует моим представлениям: очень правильно поставить вокруг ИС с десяток 1нФ...4.7нФ в корпусе минимального размера, а где-нибудь подальше - и 10нФ, и 22нФ, и 47нФ, ну и парочку 100нФ тоже.


На приведенных графиках довольно наглядно показано, зачем это нужно. Подбирая конденсаторы с разными частотами резонанса можно удерживать суммарный импеданс цепи питания на заданном уровне вплоть до очень высоких частот, до заданной. А выше этой частоты уже никого особо не волнует, у какого конденсатора выше импеданс, а у какого ниже, поскольку поезд уже ушел.

Собственно,насколько я вижу, PDN как раз и сделан, чтобы облегчить эту задачу: с ним можно не "на глазок" подбирать кондеры, а увидеть суммарный импеданс.

Неэффективны - означает, что их наличие не способно понизить импеданс питания с точки зрения кристалла, в каком бы количестве они ни присутствовали на плате.
По поводу всего остального см. выше.

Странно. А на приведенных выше графиках благодаря их наличию импеданс уменьшился. Не верить своим глазам?

Импеданс уменьшился в какой конкретно точке платы, корпуса, кристалла?

Здравия всем,

наконец-то я закончил разводить плату. Воспользовавшись Вашими советами получилось.... ну в общем то, что получилось.
Хотел бы услышать мнения "спецов" перед тем, как отдавать на производство первого экземпляра.

Работать будет, заказывайте ПП и не парьтесь.

Но с осц1 и осц2 вышло не очень.
1. зачем два и на одинаковую частоту??? (именно три вопроса)
2. если оно оба на 50 МГц, то оставьте один и протащите сигнал по топу через левый верхний угол ПЛИС.
3. правый нижний и оба левых - у вас по две вертикальных трассы создают индуктивность на пути следования.

Скажите что у вас по частота на трассах.

А где загрузочная EPCS, без нее FPGA как-то одиноко. Добавьте светодиодов по питанию и контрольных, также что-то для RS-232, может еще захочется встроить NiosII: емкость у FPGA приличная...

Желательно
1. На JTAG питание 2V5.
2. Фильтр на питание PLL?

На плате будет установлен один кварц на 50МГц, второй резервный на случай какой нибудь нужной частоты.

SDRAM будет тактоваться до 133MHz, SRAM мне надо до 20-15нс доступ. Остальная периферия через гребёнку до 100MHz, в основном медленнее. AC97/VGA/PIC32 через SPI

Третий пункт не совсем я понял.



заргузочный флэш мне не нужен, прошивку будет заливать PIC32. Так с самого начала было задумано. RS232 и прочее будет на плате, куда эта будет "втыкаться"



1. Да, я в даташите читал про это, но уже на паре плат видел и 3.3В, поэтому подумал что можно и так. У меня самодельный USB Blaster на PIC18F14K50 и он только 3.3В может
2. Питание каждого из 4 PLL через бусинку сделать?

Рисунок приложил.
Трассы на НС надо переложить так чтобы они не перекрывали путь земля-земля микросхем и конденсаторов памяти и FPGA.
Один тактовый можно протянуть как показано зеленым.
Остальные сигналы приходят с разъемов. Почему бы их просто не закинуть на другие выводы FPGA, так чтобы они не перекрывали путь попрек?

Вы дизайн для FPGA уже компилили подданную схему?
В квартусе есть разумные ограничения на максимально число сигналов типа "выход" в одном банке. Если вы это число превысите, то будет пляски с бубнами. Кроме плясок как заставить квартус компилить повысится опасность сбоя из-за SSN.

Спасибо! Попробую переразвести эти дороги.

Дизайн пока не собирал под эту плату. Есть несколько, которые я буду портировать со спартана3.
Про ограничения выходов не знал, я с альтерой работал только с готовыми платами (DE1, DE2, NanoBoard 3000),
а своё делал на третьем спартане. У xilinx я таких проблем не встречал.
Попробую собрать проект!

Думаю что второй вам точно не нужен.
У альтеры, в отличии от хилых, очень хороший PLL. У третьего циклона их до четырех штук.
Ставьте один любой генератор подходящий и получите нужную частоту на выходе.

Укажите, пожалуйста, где подробнее об этом прочитать?

Да, вопрос интересный. Видимо, число выходов ограничивается допустимым суммарным выходным током на банк... Аналогично, как на порт у микроконтроллеров...

В продолжение темы топика "Разводка питания Cyclone 3 на двухсторонней плате". Здесь у меня с EP3C25E144C7N. Прилагаю свою компиляцию разводки для ДПП. Покритикуйте...
Ранее делал в AD9 на 4-х и 6-ти слойных МПП, там питание на полигонах, да и схемы были сложнее, c BGA и пр.
Тоже захотелось сделать что-то попроще, и на ДПП...

имхо, намельчили. если кому интересен мой вариант (на мой взгляд,также не лишённый недостатка) - моу выложить сюда.

Интересен, выкладывайте...
Может еще кто выложил бы свои варианты по ДПП с FPGA?