Делаю модуль АЦП 10 бит, 100 МГц , в дальнейшем планирую поднять до 200.
Соединять модуль с платой обработки планирую через разъём PLD. Возник вопрос, а будет ли это нормально работать на этой частоте? Выход АЦП не дифференциальный, 3.3 В. Расстояние от АЦП до разъёма 20мм, от разъема до ПЛИС 30-40 мм. Волновое сопротивление проводников около 120 ом. Емкость проводника около 2.5пф. Нормально ли дойдет сигнал до ПЛИС ? Нужно ли по выхолам АЦП предусмотреть последовательные резисторы? Нужно ли ставить терминаторы у ПЛИС?
Как лучше расположить сигналы на разъёме подряд, или один ряд, например черный - земля, а нечетный - сигналы ?

Если расстояния у Вас получатся именно те, что обозначили, то 100МГц пройдет через PLD при условии, что на 1 сигнальный проводник будет не менее 1 земли. На 200МГц - скорее всего будут проблемы. Да и не хорошо соединять АЦП с шумными цифровыми схемами (ПЛИС) напрямую.
Лучше и правильнее поступить так (даже для случая 100МГц):
АЦП -> Буфер CMOS to LVDS -> PLD -> FPGA

Ну и надеюсь понятно, что АЦП и буфер должны стоять как можно ближе друг к другу. Дополнительный буфер не сильно удорожит схему при этом сильно облегчит жизнь, решит проблему высоких скоростей и изолирует шумный ПЛИС от АЦП. Решение проверенное на практике не один раз. Мы в таких случаях используем девайс типа SN75LVDS387 от TI.

Спасибо. Получил полезную информацию для себя. По поводу шумности : думаю сильно не ухудшит ситуацию прямое подключение к ПЛИС, так как АЦП 8 бит.

Высокоскоростные сигналы в разъёме лучше всего расположить так, чтобы в шлейфе (если он есть) они чередовались с земляными.
В этом случае прямые и возвратные токи каждого из сигналов образуют контуры минимальной площади с минимальным перекрытием, а значит, с минимальной взаимной индуктивностью. В результате уровень перекрёстной помехи снижается.
С низкоскоростными сигналами этого делать не обязательно.
Если шлейф отсутствует, и разъёмы соединяют платы напрямую, оба варианта:
SSS SGS
GGG и GSG
с точки зрения перекрёстной помехи вроде бы одинаковы, но первый интереснее, например, потому что для проверки надёжности работы этого интерфейса можно втыкать шлейфы разной длины, и находить, при каком начинаются проблемы.
Если столько земель в разъёме разместить не удаётся, можно распределить их между сигнальными линиями равномерно, но в этом случае взаимная индуктивность в разы выше, и лучше детально всё проанализировать.

Чтобы оценить влияние разъёмов и необходимость в терминаторах, сначала нужно определить, является ли интерфейс цепью с сосредоточенными параметрами, или с распределёнными. Для этого необходимо знать скорости фронтов сигналов и скорость распространения сигнала в линии (она зависит от диэлектрика платы и слоя - внешний или внутренний).


Что касается дополнительных буферов. Основная польза от них - снижение емкостной нагрузки на драйверы АЦП, которое в конечном счёте улучшает SNR и SFDR.
Ёмкость CMOS входов примерно одинакова, например, у SN75LVDS387 это 5 пФ, а у Altera Cyclone IV это 5-8 pF в зависимости от вывода.
Ёмкость проводника длиной 100 мм, шириной 0.2мм, отделённого 0.125mm слоем FR4 от слоя земли составляет ~6.2 пФ.
То есть в данном случае буфер способен уменьшить ёмкость нагрузки максимум в 2 раза.
Но такого же, а то и лучше эффекта можно добиться последовательными резисторами на выходах АЦП, при этом резисторы будут выполнять ещё одну важную функцию - ограничивать скорость нарастания сигнала. Так что польза буфера в этом случае сомнительна.

Почти все верно. Однако вывод о бесполезности буфера и замена его на резисторы - это ошибка. Просто поставив резисторы (что тоже полезно сделать вообще-то, но уже по другим причинам) Вы дополнительно "завалите" фронты (у Вас это обозначено, как "польза" однако на высоких скоростях это не так очевидно). На скорости в 200МГц этот завал может оказаться недопустимым. Считайте сами: период 5 нс, фронты для CMOS-логики 1 нс типичное значение, значит на защелкивание данных остается уже 5-1-1=3 нс. Добавьте сюда всевозможные джиттеры и скью и... останется в районе 2 нс на все-провсе... Теперь добавим резисторы и съедим еще время? Что потом-то будете делать с такими "данными"? Буфер же избавляет от этой проблемы, кроме того дифф. выход буфера имеет очень маленькое время переключения (длительность фронта), что существенно облегчает прием данных на высоких скоростях, где каждая наносекунда на дороге не валяется... Про лучшую ЕМС и меньшее потребление дифф. драйверов, говорить не буду, надеюсь и так понятно. Прием с буфером описан во многих источниках, посмотрите хотя бы здесь:
http://www.elart.narod.ru/articles/Вarticle29/article29.htm

Вообще советую покурить сайт http://www.elart.narod.ru - найдете много полезного.
На высоких скоростях дело не только и не столько в паразитных емкостях, как в умении с ними работать. Одна и таже емкость нагрузки для CMOS и LVDS сигналов имеет совершенно разные последствия. Также Вам будет полезен "Курс черной магии" Джонсона Г. и Грэхема М. и рекомендации фирмы Analog Devices по применению микросхем АЦП/ЦАП (у них это все очень неплохо изложено). Ссылки искать лень, найдете сами, если будет желание.

С точки зрения АЦП нет разницы, нагружены ли его выходы на входы FPGA или входы буфера, поскольку входные ёмкости у обоих примерно одинаковы.
С точки зрения бюджета синхронизации буфер является ещё одним элементом, который этот бюджет уменьшает, поскольку у него тоже есть разброс задержек и собственный джиттер.
С точки зрения надёжности, энергопотребления и стоимости, чем меньше компонентов, тем лучше.
Что касается скорости нарастания, то она должна быть не больше, чем требуется, поскольку по мере её роста расширяется диапазон частот, в котором должна работать линия передачи, увеличиваются перекрёстные помехи, а с точки зрения АЦП ухудшается SINAD.
Кстати, 200 МГц АЦП часто имеют LVDS выход.

всем спасибо за подробные ответы. Из-за дефицита места на разъеме сделал примерно так ggssssssssgg. На макете, с резисторами по выходам и с более длинными проводниками это все работает. До 200 МГц поднимать частоту не буду, останется 100.