Уперся в следующую проблему, необходима помощь!
Устройство состоит из 5 совершенно одинаковых плат собранных на FPGA Cyclone IV GX (EP4CGX75DF27С7), все платы оцифровывают входные сигналы. Проблема в том, что платы должны оцифровывать сигналы в одно и тоже время, синхронно. Как синхронизировать работу всех плат?

Используя единый для всех плат источник синхронизации? Фазы выровнять во встроенных ФАПЧ?

После включения питания смогут ли PLLи в ПЛИСах завестись синхронно? Допустим на вход каждой платы приходит клок 80МHz, в каждой ПЛИС ставлю PLL чтобы сделать 200MHz. Эти 200MHz будут ли синхронными в каждой ПЛИСине или PLLки сдвинут их пока будет идти подстройка частоты?

Если требуется точная синхронизация 200МГц, то сомнительно с моей точки зрения, единственная возможность - попробовать выровнять все пути от источника (одного) тактовой до входов каждой из pll (ну или вручную замерять и пытаться двигать фазу выхода pll с определенной точностью).

Каждая PLL имеет асинхронный сброс areset, пока он держится в 1, PLL не выдает сигнал, после того как этот areset перейдет в 0, PLL запускается и начинает подстраивать выходной сигнал до тех пор пока не подстроит как задано, после чего выводит locked (сигнал подстроен). Но в документации на PLL не говориться что это время фиксировано, только максимальное время Tlock = 1ms (Cyclone IV Device Handbook / PLL Specifications). Так получается что на всех PLLях этот сигнал locked может выйти в разное время и заведомо все синхросигналы убегут по фазе? Или нет?

Да locked будет в разное время.

Скорее всего нет. Вам прийдется еще давать сигнал старта.

Синхронизировать платы лучше всего от одного источника, соединяя дальше платы цепочкой. Т.е PLLout одной платы идет на PLLin другой.

Разность фаз иногда не нужно выравнивать. Зависит от задачи. Разность фаз можно компенсировать в цифре.

Сигнал этот говорит о том, что pll залочилась, т.е. на выходе будет стабильная частота. Но подстройка pll у Вас ведется по изменению фронта/среза входной частоты и если входная частота (общая) имеет разную задержку до разных pll, то выходные частоты будут синхронными (при одинаковых настройках pll), но с разными фазами.

Pll включает аналогувую часть, и время подстройки зависит от "качества" входной частоты соответственно и время разное, поэтому и приведено максимальное время подстройки.

По моим соображениям, чтобы все эти 5 плат захватили данные в определенное время причем синхронно, то не возможно в каждой плате вести отсчет времени непосредственно по клоку который будет делать каждая PLL в этой плате. Необходимо сначала в каждой плате PLLкой подогнать синхросигнал к одному значению частоты и фазы и не важно за какое время каждая PLL это сделает, лишь бы они точно подстроились в пределах 1мс установки. Затем необходимо посылать сигнал (захват данных) на все эти платы, которые в свою очередь будут его ловить с помощью уже подстроенных клоков (что-то вроде следящей системы), поймав его делать выборки.





Как разность фаз можно компенсировать в цифре? Что имелось в виду? Подстройкой фазы в PLL или непосредственно логикой?

Ну правильно же написали, подать на все платы сигнал тактовой частоты, чтобы синхронизировать все платы по фронту. И затем на все платы подать еще один сигнал запуска собственно преобразования, тогда все платы начнут работать синхронно с точностью до фазы.

Как разность фаз можно компенсировать в цифре? Что имелось в виду? Подстройкой фазы в PLL или непосредственно логикой?

Если фронт/срез входной частоты задержан на 3нс (источник один), то да (ну +/- дельта).

Тактовая никогда не будет иметь одинаковую задержку, поэтому в реальном режиме времени фаза сигналов будет зависеть от нее, сигнал запуска тоже будет иметь разную задержку.
Вот проект с которым я сейчас работаю - 4 ПЛИС, высокая общая частота подается на все плис - выровненности нет, есть мастер-плис который пингует все плисины и вычисляет реальные задержки и раздает их остальным. Все ПЛИС в результате имеют синхронную низкую частоту (формируемую на основе полученных данных и общей высокой частоты с помощью счетчика) с точностью до одного такта высокой. В принципе можно было бы вычислить эту задержку и все засинхронизировать с помощью настроек фаз входных pll, но при существенном изменении входной тактовой вся схема летит из-за того, что сдвиг по фазе завязан на значении частоты.

первый и второй вариант подойдет.

Я не пойму, как разные блоки/платы узнают на сколько они друг от друга разбежались.
Имхо фазовые ошибки всегда будут не просто разные но и непредсказуемые.
Я вижу решение проблемы только в калибровке - на вход подаётся тестовый сигнал и по нему оценивают разбег фаз.

За счет чего выходные частоты pll могут разбежаться, если на вход подается частота от одного источника? Фазы у них действительно будут немного отличаться, но синхронными они будут.

я говорил про фазу, понятно что частоты будут одинаковые.

Они естественно не узнают им и не надо этого знать. Необходимо чтобы эти платы по входной команде смогли забрать данные со своих датчиков в одно и тоже время. Если частоты, на которых будут работать эти платы, будут одинаковыми но сдвинутыми по фазе то соответственно данные с датчиков они соберут в разные моменты времени.... Необходимо синхронизировать их.



не очень понятно как мастер пингует и вычисляет задержки? Какие задержки? как с помощью полученной информации slave подстраивает свою частоту.

Решение может сильно отличаться от допустимой величины отклонения шкалы времени.
Есть стандарт PXI для модульных измерительных систем http://www.pxisa.org/Specifications/Default.aspx
Там как-раз описывают способы синхронизации и требования к синхросигналам.

В Вашем случая это скорее всего не применимо, но используется много где. Есть две частоты - низкая и высокая, на низкой идет вся обработка, мастер имеет с остальными две связи - на прием и передачу (разведены по плате они должны одинаково). Высокая частота синхронна (пусть и с разными фазами) и изначально в каждой ПЛИС генерится низкая посредством счетчиков. Ну а дальше все просто - мастер посылает в ведомый импуль, который совпадает с фронтом его низкой частоты и получает в ответ его же. Вычисляется разница и делится пополам, следующий импульс в ведомый (он же служит сбросом для счетчика) запускает заново счетчик низкой частоты на ведомом. В итоге к примеру - мастер послал импульс (фронт низкой частоты, формируется на высокой) и получил ответ через 4 такта (высокой), т.к. пути одинаковые, то получается что задержка составляет в одну сторону 2 такта (высокой) и сброс счетчика ведомого должен формироваться на 2 такта раньше. Таким образом получается синхронность низкой частоты с точностью до одного такта высокой.
ЗЫ// извиняюсь за мой русский язык, если идея не понятна попробую описать подробней.
to Lmx2315 просто в моем понимании термин "разбежались" означает то, что одна частота больше другой на дельту, т.е. как будто есть два одинаковых генератора частоты на разных плисинах с равными характеристиками, но фактичкески они не одинаковы.

Все достаточно понятно описано. Так, ради интереса, какова высокая и низкая частота в вашем проекте, если не секрет?

Высокая 100МГц, низкая 10МГц, но естественно, что высокая ограничена только возможностями ПЛИС, а низкая "точностью" синхронизкации в 1 такт высокой.

Чтобы получить только один возможный вариант работы PLL, нужно чтобы коэффициент деления в PLL был равен 1. Значит входная частота должна быть где то 5...10 МГц, конкретно запускайте мастер в Квартусе и смотрите при каких входных частотах коэффициент деления в PLL равен 1.
В противном случае, PLL должна сама делить. Например, из 80 МГц получать 10 МГц. Счётчик делитель на 8. И выход этого счётчика может переключаться по этому импульсу 80 МГц, по следующему и т.д., всего 8 вариантов.