Скорее, ограниченный набор IP core и малый (нулевой) опыт использования.
Конечно, далеко не все используют сторонние IP core, но все-таки это весомый агрумент, за год-два такую библиотеку, как у A & X не набрать никакими силами.
Думаю, пока гиганты тормозят, у Achronix есть шанс влезть в какие-то узкие ниши, где нужен только hi-end и желательно еще вчера. Причем только к тем, кто готов из-за этого ставить на темную лошадку.

Осторожно предположу, что после выхода предложений от A & X на сравнимых технологиях Achronix'у останется только загнуться, как это сделал какой-нибудь Abound Logic или продаться гигантам (например, Xilinx'у это может быть интересно для открытия пути к мощностям Intel). Пока что с трудом верится в появление полноценной третьей стороны в плисовом хай-энде. Разве что они изобрели какой-то принципиально новый интерконнект, а не просто первые вышли на передовые технологические нормы.

ППКС.

через мес будет анонсировано 8 Series.
меня вот одно поразило - ариа5 dsp сделан зачем то "весьма" ограниченым(чем мог бы) - chainout нельзя использовать если коэффиценты 16 бит но зато в стратиксе 5 можно
чистой вода маркетологи нашептали. ибо цена стратика5 в 2раза более чем арии 5.
Результат - кинтекс 7 рулит как по цене так и по тактовой. чего не скажу про арию 5//к сожалению.
зы ох уж эти маркетинговые игрульки Stratix10! почему не 6?

Ну так у Хилых еще лишь только 8, а у Альтеры уже целых 10 !

На шестиричную систему перешли

Мужики! Кто копает доку....
Было бы уместно показать тут архитектуру макроячейки. Сразу многие вопросы отпадут...
Если не в облом!

С ахрониксом все очень сложно ... Это первая и единственная в мире ПЛИС сделанная полностью по асинхронному маршруту. Понятия "Частота" у нее нету вообще, т.к. клоковые деревья и синхронная логика в этой ПЛИС эмулируются, а нижний уровень полностью асинхронен. Но эмулируются очень быстро, фактически на пределе переключения транзисторов. В интернете есть статьи, как там устроены ячейки ... но на гейт уровне, который неподготовленный человек не поймет (нужно знать основы самосинхронной схематехники). А вот доки в стиле обычных, синхронных ПЛИС я не видел .. правда и не искал особо.
В общем, резюме - эта ПЛИС будет себя вести с обычным синхронным дизайном не так как другие ПЛИС. Гдето будут вылезать огромные частоты и производительность, а гдето могут нарисоваться соврешенно новые подводные камни. Потому что надо всегда помнить - в этой ПЛИС ваш синхронный дизайн будет всеголишь 'эмулироваться', причем дважды - сначала эмуляция вентилей и клоковых деревьев на самом нижнем уровне, а потом эмуляция в обычном понимании -управление ключевыми мультиплексорами из встроенной SRAM. По сути, ахроникс - первый камешек, и драть они будут за свои чипы очень много. А те кто их купит, будут подопытными кроликами - слать авторам фидбэк и находить баги за свои же деньги. Имхо, технология более чем сырая. И очень дорогая.

1. Stratix IV и Stratix VI - легко спутать.
2. "Добрые старые времена" FLEX10K... Дальше будут Stratix 20, Stratix 30...

Это всё разговоры. А вот так взять и купить "кота в мешке" за 17 тыщ у.е... Если б ещё за 4-5, а так((

ерунду пишете или путаете с чем-то

для имплементации RTL (!) дизайна применяется синопсисовский (бывш. симплисити) симплифай(!)

то есть никакой асинхронности для пользователя нет (то есть тактовые деревья LUT+FF и т.п.) - в доках все описано

если при проектировании применяли "асинхронный маршрут", то во первых, нафиг это нужно - не понятно, во вторых это усложняет работу и ухудшает результат, и вообще, даже если при проектировании они пользовались олдувайскими кремниевыми скребками, то почему это должно иметь коммерческую привлекательность для потребителя?

------------------

UPD: не вытерпел - полез на сайт, думал, что проспал революцию в ПЛИСостроении и вообще, нет, ничего не проспал

цитата
Speedster22iHD FPGAs have two hierarchical clock networks: a global clock
network and a direct clock network.
то есть все как обычно

я когда-то на актелах самосинхронные конструкции делал - штука конечно прикольная, но работать с ней по серьезному нельзя, а переписать тулзы так, чтобы делали RTL->clockless тоже вижу проблемы (даже если предположить, что этим не энтузазист а коммерческая организация займется)

Именно при проектировании.

Поищите статью Design of an FPGA Logic Element for Implementing Asynchronous NULL Convention Logic Circuits
Там описана метода проектирвоания ПЛИС по асинхронной методе. Вот цитата оттуда:
"The design in [25] is the basis for Achronix Semiconductor’s ULTRA line of FPGAs, which yield performance in the 1.6–2.2 GHz range, while consuming significantly less power than today’s leading FPGAs. Achronix FPGAs are packaged with software tools to convert synchronous designs to asynchronous logic, such that the end user need not be familiar with asynchronous circuit design."

Ссылка [25] - статья, как делали ахроникс. Очень подробно про пайплайны и прочие примочки самосинхронных схем.
http://ieeexplore.ieee.org/xpl/login.jsp?t...rnumber=1336760

Гдето еще были подробные статьи по архитектуре ахроникса, но искать лениво.

вот еще пруф -на сайте самого ахроникса написано, что он внутри асинхронный.
http://www.achronix.com/technology/picopipe.html
"The picoPIPE architecture leverages established asynchronous design techniques to revolutionize and speed the way data moves through the FPGA fabric. In the absence of a clock, the picoPIPE fabric uses handshake protocols to constantly move data tokens along. This technology is transparent to the designer because it is surrounded by a familiar synchronous interface which creates a familiar design environment for the designer."

В общем, ближе к 20нм клоковые деревья уже слишком много жрать начинают, поэтому и переходят на асинхронный маршрут. Ахроникс - первая ласточка среди fpga

это про HP, который еще бабушка надвое сказала - будет он в железе или нет

а тут обсуждают HD, которые можно купить - в нем picoPIPE-а нет

-------------

недавно главный синопсис приезжал к нам с концертом говорил, что ближайшие 10-15 лет изменения маршрута не планируется

эти самосинхронные схемы появились даже раньше тактовых деревьев, но как-то развития не получили

то есть пока, думаю, от тактовых деревьев не избавиться

-------------

годной документации у меня нет, но возникает предположение, что этот асинхронный конвеер будет в дополнение к тактовым сигналом, и опирается он на роутинг - в железе для этого, по-моему, нужно мало - поменять буфера на элементы Милера/Мюлера, все равно там площадь тратится на выходные транзисторы
весь вопрос - что делать с этим пользователю? возможно будут какие-то готовые IP, но сомневаюсь в эффективности, так как их по входу/выходу нужно будет пересинхронизировать на такт

Где можно простыми словами почерпнуть знания об этой чудодейственной архитектуре ПЛИС?
И как под это проектировать? Там что, куча FIFO между доменами проекта или как?

Я так понял, по каким то причинам идея не прокатила, и теперь Ахроникс делает обычные ПЛИС. В асинхронном мире про них больше ничего не слышно уже несколько лет.

Кстати, в некоторых ПЛИС я вижу тактовые блоки (даже в относительно старых Spartan 6), которые позволяют тактировать логику локально, т.е. не от глобальной клоковой цепи, может это и есть воплощение этой идеи? Или нет?
P.S. Если честно, не понятно как у меня вылез топик 4-х летней давности, может кто-то написал сообщение а сейчас оно удалено?

Я думаю что в последних поколениях ПЛИС занялись улучшайзингом клоковых деревьев, и они усложнили схемотехнику ресурсов. Отсюда и "необычность" в схемах тактирования новых ПЛИС. К асинхронной схемотехнике это отношения не имеет, скорее всего.