Нужно общую тактовую частоту с кварцевого генератора (Geyer smd 3.3V 120.0 MHz) подать на таковые входы трёх cpld MAXII.
У каждой плис свой собственный стабилизатор (LD1117S33TR). Земля общая.
Нужна максимально синхронная работа всех плис.
Причём одна плис устанавливается обязательно, а две другие могут либо вообще не устанавливаться либо только одна.
Нужно полностью исключить какое либо влияние на работу каждой плис в зависимости от того установлены другие или нет.

Как правильно развести проводник с тактовой частотой?

Предполагаю что нужно выполнить трассировку звездой с выравниванием длин проводников.
Еще думаю, а не поставить ли между генератором и плисками что то типа 74LVC3G17.
На все входы триггера подать тактовую и каждый выход на свою плис.

А может кто то посоветует как лучше сделать.

http://www.analog.com/en/search.html?q=ADCLK846

Что понимается под "максимальной синхронностью" - совпадение фронтов тактовой и, соответственно, переключений, или же вообще одновременный старт и т.д. и т.п.?
Выполнив проводники с равной длиной, Вы, конечно, можете обеспечить одинаковость прихода тактовой, но собственные времянки у кристаллов, всё равно будут у каждого своей. Если там много комбинаторики без захвата результата в регистры, то разница может быть заметна.
Необходимо позаботиться о функциональной синхронизации, т.к. время старта у разных кристаллов будет разное и включатся они в работу каждый в своё время.

..он 1.8 Вольта, а клок у ТС 3.3 В.
И cpld имхо такие же.

ну это первая точка для поиска решения. а по поводу 1,8В требования на клок надо смотреть, какой сигнал допустимый.

Ооо! Слишком сложная штуковина и дорогая наверно... гигагерцы там а у меня то всего 120 мегагерц.

А по проще чего то существует?

И по поводу 74LVC3G17 можете чего сказать?
Или это полный бред не заслуживающий обсуждения?


Именно совпадение фронтов необходимо.
А одновременный старт и т.д. и т.п я уже добился, недавно обсуждался синхронный старт.
С этим всё нормально.

Недавно что-то похожее обсуждали:

И есть еще у linear буфер: LTC6957.

Onsemi NB3L553 в качестве раздатчика
в проекте CPLD первым делом прорегистрить сигналы, приходящие с других CPLD.

Если прорегистрить невозможно, то раздатчик отменить, пустить выходные сигналы с плисины которая есть всегда, с сопровождающим тактовым и выравниваем длин в этой шине на плате.

обязательно проверить потом совместную работу всех трёх в моделсиме с подключенными SDF

Какая замечательная штуковина!
Практически то что нужно!
Спасибо за совет!
Теперь я понял что мне нужен "Clock Fanout Buffer".

Нашёл у того же Onsemi NB3N2304NZ ! мне толерантность с 5V ненужна и корпус поменьше (TSSOP−8) ! то что доктор прописал!

Есть еще кое-что:
http://www.idt.com/products/clocks-timing/...lay-buffers-zdb
Zero-delay buffers (ZDB) provide a synchronous copy (no propagation delay) of the input clock at the outputs, usually without frequency translation.

За ФШ не боитесь ?

Спасибо за наводку.

Посмотрел Zero Delay, Low Skew Buffer, вроде мне ICS574 подходит.

А что лучше ICS574 или NB3N2304NZ понять не могу.


А что такое "ФШ" ?

..фазовые шумы, он же джитер.

Подскажите, а что нужно подавать на вход "FBIN" у ICS574 ?

Согласно datasheet подать один выходов.
When one of the outputs is connected directly to FBIN, the rising edge of each output is aligned with the rising edge of the input clock. External delay elements connected in the feedback loops will cause the outputs to occur before the inputs by the amount of propagation delay of the external element.

Ясно. Спасибо.

И еще вопрос: у меня три потребителя а у ICS574 четыре выхода.
Какой выход лучше подключить к FBIN, свободный или любой из подключённых?

Любой, они все равнозначны. Главное на плате обеспечить одинаковую задержку выходных сигналов, т. е. проводники 3-х выходных сигналов ICS574 до нагрузки и 1 вых-й сигнал ICS574 до порта FBIN должны иметь одинаковую задержку.