Кто был на мероприятии RISC V Developers Forum поделитесь пожалуйста впечатлениями, а ещё лучше материалами

З.Ы. Информация для размышления... В конце ноября прошло другое знаковое событие, так его организаторы в течении близжайших недель предоставят все материалы совершенно бесплатно.

З.З.Ы Хорошо, что унас подобный форум вообще состоялся. Спасибо организаторам!

Хм, если кратко.
Синтакор рассказал о том, что такое вообще RISC-V, откуда ноги растут, кто руководит и т.д. Для тех, кто не в курсе, видимо. Также сделали обзор системы команд, своих ядер, похвастались двумя клиентскими тейпаутами. И небольшое овервью тенденций развития RISC-V, какие экстеншны планируются и т.д.
КлаудБир и Кортус рассказали про себя и свои ядра.
Парень из МИЭТа рассказал про то, как знатно они натр*хались с Chiesel'ом, фиром, а в итоге для своего проекта взяли uRV от церна. Идея была в том, чтобы сделать упор не на железной составляющей, а как перейти уже к прикладному софту - линукс, ПО и проч. Т.е. прорабатывали флоу для отладки софта на симуляторе.
MicroTESK рассказал про то, что они сделали тул, который на основе формального описания ISA создает 100500 тестов для ядра. Для Risc-V описание делали два месяца, емнип. На бумаге выглядит здорово.

Народу было мало, человек 50. Есть планы сделать конфу ежегодной и расширить состав.

В общем, если чисто наша специфика процесса не интересует, то читайте материалы с risc-v воркшопов

Со стороны потребителей были такие вопросы, типа: когда будет уже проц общего назначения?(никогда, на конфе были разработчки ядер, а не снк), почему мы должны предпочесть ваши решения арму, если арм уже имеет миллиарды инсталляций?(деньги + расширяемость ядра, чего нету у арма, что может дать резкий прирост произв. на спец задачах), почему вы решили что риск5 не помрет?(потому что nvidia, wd, amd и проч гиганты индустрии уже проектируют/выпускают мелкие периферийные процы на риск-5). Как-то так.

Спасибо! Из раздатки что-нибудь стоящее было?

Реклама говорила, что будут ещё миландровцы и "все все все"... Такая реклама. Кстати, у нас ещё этим делом интересуются в бауманке, Микроне, НИИСИ РАН и НПО А, так что направление врят ли захиреет, как OpenRISC.

Скорее нет, чем да. Только презентации (слайды докладов).


Представители Миландра и НИИСИ присутствовали.

ОФФ: А еще в анкете, в вопросе "Откуда узнали о мероприятии", был пункт "electronix"

Как и обещали организаторы заморской конференции, они выложили в открытый доступ все материалы.

Жаль, что наши же соотечественники стали брать деньги не только за участие в своём мероприятии, но и за материалы.

Ну там конечно скорее кофе, жрачка да аренда зала денег стоит.
Ну надо признать что в Милпитасе все гораздо демократичнее и тебе презентахи и тебе видяхи.

Ну а может кто прояснить, я правильно понимаю, что то что делается в Беркли пишется на неком Chisel-ле?
Вопрос зачем? И как потом например эти ядра дезайн компайлеру скармливать?
Сори, возможно совсем ламерские вопросы, но может кто прояснит тему.

Они ее поэтому и провели в здании WD (бывший SanDisk). Так проходят многие сравнительно небольшие конференции - в здании одного из участников. А кофе и печеньки не так дорого организовать.

Да, так как оба проекта - исследовательские и спонсируются университетом.

Chisel превращается в том числе и в Verilog на выходе.

Но похоже, что реальные коммерческие проекты изначально делаются на Verilog. Открытость для них не важна, им нужна доступность инженеров со знанием языка.

А вот с этого момента поподробнее пожалуйста.
Легким движением руки или через бубнотанцы?

Это стандартная фишка официального синтезатора: "Generates low-level Verilog designed to pass on to standard ASIC or FPGA tools" ( https://chisel.eecs.berkeley.edu/ ).

Так что сложность равна сложности использования самого языка. Но я его ни разу не пробовал, так что не знаю. Не уверен, что у него есть видимые преимущества перед SV. Но у SV есть поддержка всеми производителями ПО.

Scala (и библиотека Chisel) людям потребовалась на этапе создания полностью конфигурируемых моделей. После правки одного конфиг. файла можно получить как 32, так и 64 битный проц. Кроме того, на выходе не только синтезабельный верилог, но и высокоточная модель на Си, которая моделируется в разы быстрее.
Конечно scala может сгенерировать код менее оптимальный, чем мы с вами напишем сразу на верилоге,. За это такой подход и ругают. Однако скорость разработки увеличилась в 10-100 раз.

Даже в библиотеке корок Microsemi лежит ядро от Sifive, которое сгенерено из Скалы. Такой верилог в дальнейшем практичеки не возможно изменить под себя, но это требование к нему и не выставлялось

Все это можно сделать и стандартным Verilog-ом. Превращение в Си делается платными и очень дорогими инструментами, но делается.

Ну и задать разрядность регистров `define-ом тривиально.

Это из-за лени писать с нуля, а не преимущество скалы.

Да есть такая фича, (2.1.3 Generating the Verilog)
https://chisel.eecs.berkeley.edu/2.2.0/getting-started.html

Только вопрос получится ли таким кодом против ARM-а боротся.
Может будет проигрышь по скорости, потреблению.

Поковырялся пару месяцев со SCALA для RISC-V (Chisel). Впечатления двоякие. Есть возможность писать Verilog black-box(т.е. вставки) для особо ответственных применений, но я чувствую все это сгенерит такой Verilog-source, что потом не разобраться при всем желании. Обсуждал эту тему с ребятами из МИЭТ - они с этим солидарны.

case-statement в chisel организованы отвратительно - там нет взаимоисключающих событий как в Verliog - кто хочет может через if else писать...

Обсуждал RISC-V с инженером пишушим конвейер процессора MIPS. Говорит в RISC-V содрали их архитекткру но переставили местами операнды и ничего нового туда не привнесли. К тому же ядро RISC-V не включает out of order исполнение и ряд других фишек что не позволяет сделать из него взрослый CPU для вычислений, а когда эти фишки появятся - он перестанет быть открытым...
Лично я вижу проблемой как в MIPS так и в RISC-V сложности в программной совместимостью. Если мы их поборем хотя бы на имкеющихся процессорах Байкал, то с тем же успехом мы их поборем на RISC-V и начинать тут нужно не с процессора, хотя для АСУ ТП и оборонки - очень хорошее решение при условии что вторым писать нужно на System Verilog'е

Вообще Chisel штука интересная. Прежде всего тем что на него можно натравить студентов программерских специальностей и они будут вполне таки нормально на нем писать - это более массовый и привычный многим способ программирования. Потому он и родился в стенах американского университета. Утверждается что он не являестя высокоуровневым языкам программирования как бывший когда-то System-C, а является чем то вроде альтернативы System Verilog, опять же повторюсь не для тех кто владеет последним, а для тех кого учили прогать на высокоуровневых языках, коих значительно больше. Если вы знакомы с System Verilog - вы вероятно предпочтете SV.

Реальная борьба идет с настоящим Verilog-ом, обкатка и разработка с Chisel.

RISC-V - это ISA, а не конкретная реализация, и никто не настаивает на использовании авторского кода.



Это абсолютная чушь. Так только кажется первые 10 секунд, плотом становится очевидно, что в отличие от авторов MISP, авторы RISC-V головой думали немного.
Основные отличия:
1. Все индексы регистров всегда фиксированы, а не скачут от инструкции к инструкции.
2. Все константы используют знаковое расширение и знак во всех инструкциях находится в 31 бите опкода. Это позволяет начать расширение знака независимо от декодирования константы. И они пытались как можно больше сохранить позиции бит для констант. Из-за этого они все выглядят как оливье в опкоде, зато декодирование быстрое.
3. Операции умножения и деления возвращают результат в нормальных регистрах, а не в LO HI.
4. ISA заранее содержит механизм расширения до 256-битных инструкций, и компрессию до 16-битных. Сжатый набор по размеру кода дает такой-же выигрыш как и Thumb (20-30%), но при этом гораздо удобнее и проще.

И это только базовый набор ~50 команд. Все остальное вектор, DSP, FP) - все новое.

А "изобрести" MIPS I/II может любой школьник, который только что о процессорах услышал - это примитив.

RISC V - это только ISA, а не конкретная имплементация. Вот вам OOO - https://github.com/ucb-bar/riscv-boom .

Это проблемы военки. В коммерческом плане выбор стоит между оплатой лицензии RAM-у или оплатой труда людям, не совсем знакомым с архитектурой, и работающим с не таким богатым набором инструментов. Но ситуация с последним постоянно улучшается.

Иван Покровский наверное читает наш форум, раз выложил у себя на сайте основные материалы конференции. За это ему большое спасибо!

Если кто занимался этим, посоветуйте, плиз, verilog-репозиторий с желательно облегченной (без кэшей и с минимумом периферии) реализацией 16 или 32 бит RISC-V.

Похоже что PicoRV32 наименее навороченный - https://github.com/cliffordwolf/picorv32

Я только что опубликовал свою реализацию - https://github.com/ataradov/riscv . Но это сильно любительский проект, я на звание гуру не претендую. Сейчас все сильно заточено на работу с FPGA и активное использование двухпортовой памяти для программы/данных. Я активно работаю над улучшениями. Проектов для FPGA пока не публикую, так как они пока что в сильной разработке.

Это ядро проверенно на MAX 10 и вроде работает.

Главная цель моего проекта - простота использования в качестве простого котроллера для FPGA проектов, ничего более.

- SCR1 система команд RV32I|E[MC] от компании Syntacore
- Freedom E310 RV32(I/E)MC от компании SiFive, кроме того его под себя адаптировали Microsemi тут
- E203 RV32IMAC от китайской компании Silicon Integrated
- uRV RV32IMC от CERN
- проект pulp от Цюрихского и Болонского гос. универов, но там возможно слишком много периферии для вас.

Есть ещё более 10 открытых проектов, но они либо не 32 с компактным набором инструкций, либо не развиваются.

Спасибо!

Скажите пожалуйста, в чем суть RISC-V? Она дает кучу инструкций на такт? Какие преимущества, помимо очень важного что оно открытое.
Из того что понял - есть сверх базовый набор инструкций, код для которой заработает на любой вариации, но можно легко добавлять свои супер-ускоренные инструкции и и вариации - это тоже очень хорошо на фоне открытости.

Но что есть еще?

Это просто набор инструкций. Как вы его исполнять будете - это ваше дело, хоть все одновременно.


А нужно что-то еще? Независимость от ARM-а уже не плохо, особенно учитывая его новых зозяев.

То что над компилятором и прочими утилитами не нужно ломать голову + то что тесты уже готовы.

А чем плохи новые хозяева? SoftBank вложил деньги, а программисты то всё равно британские.

Кто девушку ужинает тот ее и танцует. Британским программистам скажут закладки включить - включат и не денутся никуда. Плюс SoftBank продал 25% Саудовской Аравии.

А разве его не в Vetrilog покупают?
Потом же его по кремнию размазать надо.



Согласен. Это опасно. Тут могут на политику повлиять.
С другой стороны тираж миллиардный, и вряд ли они смогут позволить себе такие шалости. Ведь их решения зависят не только от их "боссов", но и покупателей.

А есть какие-то метрики?
макс. частота работы, занимаемые ресурсы, производительность на МГц ?

Upd. все есть в репозитории.

Покупают Verilog, но и закладки сейчас не топорные идут. Понятно, что там регистра не будет специального, который доступ ко всему открывает. А вот незаметный "баг" по типу Meltdown и Spectre вполне можно заложить.

Так ведь и заложили же
С другой стороны, в RISC-V процессорe после воплощения в чипе тоже можно "косякнуть" на Meltdown?

По крайней мере будет шанс, хоть и маленький. С ARM попытки сделать открытую реализацию заканчиваются письмами от юристов.

Они точно открыты, а не как ARM DesignStart - код на Verilog, но обфусцированный?

При прочих равных проще выбрать открытую архитектуру, даже если чипы и закрыты. И ARM это тоже понимает, поэтому сделал Cortex-M0+ и Cortex-M3 доступными всем через DesignStart.

вопросы:
1) есть ли опенсорсная реализация с double precision FPU?
2) есть ли проекты верифицированные для ПЛИС (то есть собирающиеся для ПЛИС и протестированные?
3) какую-нибудь сравнительную характеристику опенсорсных/коммерческих имплементаций в одной таблице можно увидеть?

в рамках "а поговорить":
так и не понял, что дает открытость архитектуры (при том, что опубликована только ISA)?
ну например, кто мешает использовать тот же SPARC (кстати, в RISC-V сообществе усиленно доказывают, что у них лучше, чем у опенспарка - сомневаюсь)
ну или же ARM - есть ISA, если делать чипы, то что, будут юридические проблемы? где это написано? я поимплементировал лет 20 назад ARM7 в силиконе, да и на опенкоресах есть несколько имплементаций (насколько отлажены - хз)
а MIPS32 - вот например Элвис клепает (по моему этот же код ходит и по другим отечественным конторам, менее публичным, и говорят - исходники утеряны , нетлист ), да и у МЦСТ SPARC есть - то есть публично рекламируются и все-такое. почему их не берут за вымя лойеры соответствующих правообладателей?

а про архитектуру - имхо, не стоит и выеденного яйца (пока не стала стандартом - в этом плане очень подгадили OpenRISC-у эти деятели), возьмем х86 - архитектура го-но, но зато имплементации со всеми этими теневыми регистрами, аут-оф-ордерами и т.п. кроет все продвинутые архитектуры лет 20 как кит черепаху

В рамках "а поговорить" сертификация своего чипа на соответсвие какойлибо архитектуре - очень и очень дорогое удовольствие. Поэтому чипы Элвис, мультиклет и комдив - мипсы только не офицально, а офицально - вроде как самостоятельные архитектуры. Думаю, то же и со спарком. А риск-5 вроде как открыт изначально, и никто права не имеет что с кого то требовать. Если ISA соответствует - значит риск-5, и точка.

ну может я сужу как-то не так, но все-таки - ведь есть OpenRISC - официалная архитектура со своей экосистемой и т.д., которой эти любители описать железо на джаве вобщем-то нанесли урон. то есть ограниченные силы сообщества, поддерживавшие свободное железо будут распылятся. то есть несколько плохих реализаций хуже, чем одна хорошая.
а сертификация - не слышал, чтобы продавалась именно сертификация, то есть некий "прув" что архитектура соответствует. продается обычно реализация, то есть софт-коре (хард, по-моему, уже и не продают). а то что там сделают в режиме homebrew Элвисы и т.п. никого не волнует, ну то есть утруждать себя, чтобы подтвердить соответствие "МИПСу" Imagination точно не будет.
забыл про х86 написать - ведь был период, когда все кинулись клепать х86-е (не только АМД - Cyrix, Via и т.д.) и Интел их особо не судил (с его-то лойерами) - значит были какие-то причины. бодались (с АМД), по-моему, на патентах по реализаций векторных ускорителей sse и т.д. а не по IA32

Элвисы и проч. мультиклеты широко известны лишь в очень узких кругах: неуловимость этих "Джо" не поддаётся описанию

Только вот стоило появиться клонам и численное обозначение (не патентуемое) заменили на имя собственное ("пеньтиюм"), а АМД Интелю нужна, иначе под антимонопольное законодательство влетает.

Все что выложено - это ARMv2 и ниже. На более позднее патенты еще не истекли и ARM за этим следит. Они Cease and Desist моментально посылают.

У RISC-V есть одно большое преимущество по сравнению со всем перечисленным - за ним стоят большие компании.