Цитата(yes @ Sep 27 2017, 13:49)

ну так я тоже о том, что пофиг - SV обрабатывается симплифаем, причем я люблю (со времен isplever-а) и IDE симплифая
поэтому инсертеру пофигу на чем исходники, у него есть только EDIF
ну и мое частное мнение, что самый лучший способ этих инсертеров у ксайлинса через исходный HDL (по крайней мере так было в ISE, что сейчас в виваде - буду смотреть скоро и опасаюсь подлянки)
Ну, я в Lattice совсем новичёк -- поэтому могу про многое быть не в курсе

Но default'ный (тот, что больше описан в доке) вариант у Reveal -- это из HDL.
И при таком варианте SV он как раз и не поддерживает.
Подсунуть ему EDIF пока не пробовал, надеюсь никаких проблем с этим у него не будет

UPD.
Цитата(des333 @ Sep 27 2017, 16:55)

Подсунуть ему EDIF пока не пробовал, надеюсь никаких проблем с этим у него не будет

Ага, надеюсь

Спасибо, Lattice:
Цитата
The EDIF flow is fully supported in Reveal. However, you must be aware of
the following:
- Reveal Inserter must be started from a Diamond project. In order to use
the EDIF flow with Reveal Inserter, you must start Reveal Inserter from a
Diamond project containing either EDIF source or mixed VHDL & Verilog
source files. Projects with only VHDL or Verilog will run Reveal Inserter
with an HDL source flow. - In the EDIF flow, the representation in Reveal Inserter is of the EDIF
hierarchy and signal names. Buses appear as individual signals instead of
buses, as in the RTL flow.