Как им управлять?

У меня много триггеров в дизайне.
После конфигурации нужно чтобы они были в заданных состояниях.

Для каждого триггера прописывать атрибут Power-Up Level - не удобно.

Когда у меня был QuartusII 2.2 я делал так:

Обычный вериложный ресет.
Только вход Reset_ не был выведен на pin.
И всё работало.

Теперь я работаю с Cyclone, а он в Quartus 2.2 не поддерживается.
Поставил Quartus 4 - он не понимает такую конструкцию.
Quartus 6 - понимает для половины триггеров!!!

Как быть?
Чувствую придётся на ACEX и Quartus2.2 возвращаться ;(((

always @(posedge Clk or negedge Reset_)
if (!Reset_) trigger <= 1;
else trigger <= ....;

дело не в квартусе. Дело в самой конструкции. При опции NOT-GATE PUSH-BACK ON при моделировании отрабатывается установка в 1 до активного уровня reset. Но по первому же фронту клока перезаписывается нулевое состояние предыдущего триггера.
Нужна конструкция типа
if (!Reset_) trigger <= 1;
else if (enable) trigger <= input_data;

Объясни пожалуйста подробнее

Как поставить:
-Power-Up Don't Care
-NOT Gate Push Back

Не понял какой предыдущий триггер имеется в виду.


Я так понимаю, что активного уровня никогда не будет, потому что Reset_ я никуда не вывел.
А входные unused pins имеют по умолчанию пассивный уровень.


Так и есть.
Только у меня обычный автомат.
И (enable) - функция от входов и триггеров.

Например:

Чёрт возьми!
А ведь это не от Quartusa зависит.

Дело в том, что в Cyclone есть асинхронный Load, а в ACEX нет.

Дело в том, что в Cyclone есть асинхронный Load, а в ACEX нет.//////////////
Ну и что. Если есть асинхронный load, нет aset.
Вот пример. одинаково ведет на обоих кристаллах. (При моделировании. rest_n можно ведь и не активизировать). Все базируется на инициализации регистров в ноль.
А Ваше описание на автомат не похоже. неужели в RTL просмотрщике Вы видите машину состояний?

//Assignments > Settings > Analysis & Synthesis Settings > More Settings
module power_up
#(parameter [7:0] set_out_data = 8'h07)
(
input clk,
input reset_n,
input [7:0] in_data,
input enable,
output reg [7:0] out_data_a,
output [7:0] out_data_b
);

reg [7:0] out_data;

always @ (posedge clk or negedge reset_n) //// /* NOT-GATE PUSH-BACK ON (FPGA)
begin
if (reset_n == 1'b0) out_data_a <= set_out_data;
else if (enable) out_data_a <= in_data;
end

always @ (posedge clk)
begin
if (enable) out_data <= in_data ^ set_out_data;
end

assign out_data_b = out_data ^ set_out_data;

endmodule

Ребяты а почему бы не сделать вход ресет у FPGA. И пропадет куча проблем сразу. Да кстати SM которые кодируются one-hot без ресета могут себя совсем плохо себя вести.

Я так понял, что в ACEX триггер имеющий асинхронный пресет автоматом получает NOT Gate Push Back.

А в Cyclone - нет.
У него свободы больше.
Он может иметь асинхронный пресет и нулевой power-up level.


Я моделирую RTL в ncsim.
А поведение кристала смотрю асциллографом.
Часть триггеров получают NOT Gate push back, а часть нет.


Я не знаю я, как эту схему правильно назвать

///////////////////////////////

Я уже к этому и склоняюсь!

Я думаю что сэкономите много времени и нервов. Кроме ряда специальных случаев ресет (синхронный или асинхронный) применим везде.

reset можно сформировать внутри fpga(sram) 1-dff-dff-reset, триггерам задать значение после конфигурирования - '0' и запретить их оптимизацию, тогда после загрузки сформируется коротенький импульс.

У меня Cyclon во время конфигурации подключён к рабочей шине.
Пока прошивки нет, на выводах weak-pullup. (то что нужно).
Пока не подействует Reset может получиться пичок.

Я вот думаю затянутый conf_done подать на DEV_OE и Reset_.

Чёрт, vetal, работает!!! ;)))

Спасибо ;)

Я не черт!
У меня так ниос сбрасывается.

Господа, нельзя ли разжувать это:

Я новичёк (сравнительно) в плисах. Подскажите, пожалуйста, как такое нарисовать в виде графических блоков (интересует фраза: "fpga(sram) 1-dff-dff-reset"), и где "задать значение после конфигурирования - '0' и запретить их оптимизацию". Спасибо. Сильно не ругайтесь, пожалуйста на вопрос :))

жестко Вы с ним (с ниосом)
PLL же есть наверняка..от запуска PLL сброс и сформировали бы

простите, но я не знаю HDL, поэтому нельзя ли рассказать, как это нарисовать в виде графических блоков и где поставить галочки, чтобы "триггерам задать значение после конфигурирования - '0' и запретить их оптимизацию"
Спасибо.

Читайте www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf

Читайте внимательно.
Здесь рассматривается случай, когда не используется асинхронный сброс.
Все выкладки основаны на утверждении, что после инициализации кристалла (FPGA) все регистры устанавливаются в 0. Тогда если подать на вход сдвигающего регистра 1. то через n тактов на выходе сдвигающего регистра буде навсегда 1. Вот и получили по включению питания 0 на n тактов.
такую схему синтезатор обычно оптимизирует по умолчанию (выбрасывает такие регистры и заменяет константой).
Отключить оптимизацию у Альтеры это NOT-GATE PUSH-BACK в положение off

Ошибся.
Power Up Don't Care

Спасибо! Теперь всё стало понятно!