Я выдаю частоту 50 МГц, полученную в PLL, на выходную ножку, которая не является "dedicated external clock output" этого PLL. Эта частота подается на CLK микросхемы SDRAM. Quartus проект компилирует, но при компиляции пишет: Warning: PLL "test_pll1:PLL1|altpll:altpll_component|pll" output port clk[0] feeds output pin "SDRAM_CLK" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance.
На симуляции эта частота выходит нормально.
Всвязи с этим вопросы: правильно ли сажать выход PLL на обычную I/O ножку? Будет ли корректно работать SDRAM с таким сигналом CLK?

не думаю, что будут проблемы частота достаточно низкая
в большенстве альтерных китов они не используют выделеные
плл ноги

Там будет точно такое же предупреждение. Суть-то не меняется - задержка появления этого сигнала на выводе микросхемы зависит от внутренней разводки, поэтому от джиттера просто так тут не уйти, на что Квартус и указывает.


50 МГц, как уже сказали, достаточно невысокая частота, т.ч. проблем быть не должно.

Я организовывал клок для внешней синхронной памяти так: PLL'ем генерировал две частоты - (в моем случае) 100 МГц рабочая, 200 МГц - вспомогательная, для организации клока. Эта вспомогательная частота 200 МГц генерится со свигом фазы - задержкой. Задежка между положительными фронтами составляет 2.5 нс. Далее системный клок подаем на вход данных триггера IO элемента и тактируем этот триггер сдвинутым клоком. Данные и адреса тактируются системным клоком 100 МГц. В итоге, наружу клок для памяти вываливается ровно через 2.5 после данных/адресов. От разводки не зависит. И на моделировании выглядит красиво и в реале работает, как задумано.

Надо поместить ALTCLKCTRL компонент после PLLa, и сам PLL установить в "In Zеro Delay Buffer Mode". И тогда PLL выдаст такт прямо на эту ногу.