prog_sun
Jan 16 2008, 14:33

не могу распаковать файл. Переименовал в nios.qar, в квартусе нажал File - Open Project - ваш файл. Но файл не открылся, зато папка новая появилась nios_restored с файлом nios.qarlog и все больше ничего нет.
Цитата(prog_sun @ Jan 16 2008, 17:33)


не могу распаковать файл. Переименовал в nios.qar, в квартусе нажал File - Open Project - ваш файл. Но файл не открылся, зато папка новая появилась nios_restored с файлом nios.qarlog и все больше ничего нет.

Это проект.
projekt - restore archived Projekt
Да е-мое. Последний уже winrar-ом надо распаковывать

Все, только winrar и ничего больше а то одна путаница!
Цитата(torik @ Jan 16 2008, 18:09)

Да е-мое. Последний уже winrar-ом надо распаковывать

Все, только winrar и ничего больше а то одна путаница!
если не трудно, набросайте rs232 в билдере. раз руку набили.
Мне в лом будет. потому что уже реализован.
prog_sun
Jan 16 2008, 15:40
Цитата(torik @ Jan 16 2008, 18:09)

Да е-мое. Последний уже winrar-ом надо распаковывать

Все, только winrar и ничего больше а то одна путаница!
WinRar 2.90 отказывается открывать его, файл поврежден. Другим раром попробую.
Цитата
Это проект.
projekt - restore archived Projekt
В этой папке только один файл nios.qarlog. Похоже это лог ******* Archived project restoration attempt on Wed Jan 16 17:25:10 2008
Source archive file: C:/altera/72/quartus/My_program/nios.qar
Quartus II failed to read the archive or extract some files
into C:/altera/72/quartus/My_program/nios_restored
prog_sun
Jan 16 2008, 17:14
Открыл файл winrar 3.60, все нормально. открыл проектр ниос, дальше начались проблемы с конвертацией. Единственное что сделал это залил программу в de1 и посмотрел как работает. А посмотреть графическую схему и самое главное в билдера посмотреть мастера пока не удается.
О уже все конвертировалось и все открылось. Посмотрел и сразу увидел ошибки, сигналы не правильно записывал. Все понятно стало, завтра продолжу.
torik спасибо
prog_sun
Jan 19 2008, 12:43
Цитата(prog_sun @ Jan 16 2008, 20:14)

Посмотрел и сразу увидел ошибки, сигналы не правильно записывал. Все понятно стало, завтра продолжу.
torik спасибо
Не тут то было. В Квартусе 6.1 все получается, а в 7.2 версии вообще не получается (в схеме половина сигналов отсутствуют).
Делаю одну и туже связку pio(input) - master - pio(output) в квартус 6.1 и 7.2 и получаю два разных результата (см. рисунки). В чем может быть дело? Неужели в 7.2 не возможно самодельного мастера сделать? Те у кого Квартусом 7.2 сделайте новый проект- откройте Sopc Builder, дальше Create New Component, затем Templates выберите в нем Add Typical Avalon MM Master, далее в Component Wizard наберите Component Class Name и Component Display Name, после жмите Finish. Компонент готов. Жмите внизу на add. Добавьте в схему Pio input (8 разрядов, не забудьте в simulation галочку на hardwire Pio inputs in test bench), затем еще добавте pio output ( 8 разрядов). Так, осталось выровнять адреса, жмите на system далее на Auto-assign Base Addresses . Потом нажмите на Generte. Все. Теперь полученный модуль перенесите в схему квартуса, посмотрите, что получилось? Все ли сигналы на месте?
Я работаю в квартусе 6.1, 7.2 скачать нет возможности...
причины, которые я могу пока предположить:
1) когда добавляете типичный набор сигналов мастера в 7.2? он их точно добавляет-то? Добавте вручную. И еще - "с нуля" создаешь проект в версии 7.2 или чо-нибудь переконвертируешь, тогда лучше не делай этого...
2) просто нельзя создавать мастер без HDL файлов в версии 7.2. Вот об этом лучше пусть ответят профи, а я не создавал своих компонентов с HDL файлами...
prog_sun
Jan 20 2008, 06:32
Цитата
1) когда добавляете типичный набор сигналов мастера в 7.2? он их точно добавляет-то? Добавте вручную.
Темплатес по правиалам оформляет сигналы и добавляет их. И в ручную добавлял. Все равно на схеме нет сигналов.
Цитата
И еще - "с нуля" создаешь проект в версии 7.2 или чо-нибудь переконвертируешь, тогда лучше не делай этого...
Вот в том то и дело когда "с нуля" создаю проект в версии 7.2 там возникают те проблемы которые выше описал. Когда же конвертирую твой компонент, то там все нормально, все куда надо добавляется и где надо появляются на схеме изображения сигналов. Не охото мне ставить 6.2 версию. В начале то думал, что то что прошло в 6.1 пройдет и в 7.2, но не тут то было.
Цитата
просто нельзя создавать мастер без HDL файлов в версии 7.2.
про верилог пока тоже не знаю. Сегодня сообщу, что с верилогом у меня получилось.
prog_sun
Jan 20 2008, 08:45
а ты пробовал подключать верилог файл? Возьми свой master_pio.v файл подключи и посмотри. При подключении верилог файла вкладка Signals не доступна. Таким образом sopc модуль можно создать двумя способами с помощью верилог файла или графически прописывая вручную или с помощью шаблона (темплатес) сигналы. Так что, и без верилог файла можно вполне сделать мастера.
Если в 6.1 при создании "с нуля" все работает, а в 7.2 нет, то это надо подробно читать даташит на SOPC Builder. Собственно его итак обязательно надо читать. Мой "перевод" - это же и не перевод вовсе а так, заметки в процессе прочтения...
Если просто конвертируешь из 6.1 в 7.2, то может просто так уш конвертируется?
Все-таки, попробуйте все с самого начала. Создайте свой проект, не основываясь ни на чьем. Достаточно только поглядеть что сделано в чужих проектах. У меня нет 7.2 и я не могу ничего проверить,а в 6.1 проблем не возникает...
prog_sun
Jan 20 2008, 12:33
Цитата(torik @ Jan 20 2008, 13:36)

Если просто конвертируешь из 6.1 в 7.2, то может просто так уш конвертируется?
Конвертируется, появлятся твой компонет и все твои настройки в квартусе, проверял. Единственное что не появляется - твоя схема nios.bdf. Она пустая.
Цитата
Все-таки, попробуйте все с самого начала. Создайте свой проект, не основываясь ни на чьем. Достаточно только поглядеть что сделано в чужих проектах.
так и делал
у тебя - Quartus II 6.1 Build 201 11/27/2006 SJ Web Edition ?

ну так написано в твоем файле nios.qarlog
Tarantul
Mar 27 2008, 13:13
У меня таже проблема, перешел с quartus 7.1 на quartus 7.2. В 7.1 создаю компонент без hdl файла все компелится нормально и в сопсе и в квартусе, выводы авалона идут наружу наружу, а в 7.2 делаю тоже самое при генерации системы всплывают дополнительный сообщения
Info: aaaa_inst: Starting generation of variation wrapper.
Info: aaaa_inst: Finished generation of variation wrapper.
вывод наружу не появляется, прикомпиляции всплывает ошибка Error: Node instance "the_aaaa" instantiates undefined entity "aaaa"
При конвертации компонентов из версии 7.1 все ок.
Кто-н знает вчем проблема?
А попробуй скопировать компонент сопсовый из старого квартуса в новый...
Tarantul
Mar 27 2008, 13:26
Старые компоненты он нормально ест, получается чтоб создать новый компонент в версии 7.2 надо создавать его в 7.1
Цитата(Tarantul @ Mar 27 2008, 16:26)

Старые компоненты он нормально ест, получается чтоб создать новый компонент в версии 7.2 надо создавать его в 7.1

Неужели проще прыгать между версиями, нежели написать болванку на hdl?
yura-w
Apr 13 2008, 08:59
Цитата(RHnd @ Mar 27 2008, 18:43)

Неужели проще прыгать между версиями, нежели написать болванку на hdl?
Не могли бы вы выложить пример болванки hdl и tcl для мастера?
делаю мастера (hdl прилагаю) для примера выложенного
torik,
в при генерации в билдере системы (см. рис) получаю сообщение:
Хм. Вообще-то, sdram контроллер имеет разрядность [31:0], а у Вас мастер - [15:0]. Не знаю, как это повлияет на работу контроллера, по идее должно быть в порядке. Но, как минимум, обратил бы внимание на сигнал master_byteenable.
И потом, Вам же пишется, что system generation был успешен. Что Вас не устраивает?
yura-w
Apr 14 2008, 15:43
Цитата(RHnd @ Apr 14 2008, 19:37)

пишется, что system generation был успешен. Что Вас не устраивает?
я предполагал, что для системы приведенной на моем рисунке получу на выходе:
1. шину авалон для подачи сигналов с внешней стороны билдера
2. шину для подключения к сдрам (соединенную с п.п.1)
но билдер систему не собирает (нет на выходе файла "билдер".v),
в репорте (см. рис) пишет: "убедитесь в разрядности и совпадении портов",
что с портами не так??
Проходили - 16 битный мастер не может управлять 32 битной памятью.
yura-w
Apr 14 2008, 18:43
Цитата(vetal @ Apr 14 2008, 21:52)

Проходили - 16 битный мастер не может управлять 32 битной памятью.
не компилируется и 32 битный мастер (память у меня 16 бит)
Спасибо за помощь! заработало.
ошибка = название папки проекта содержало скобки!
(что вобщем и писалось в окне отчета, но надо ведь уметь читать

<= и так целый день)
yura-w
Apr 22 2008, 18:22
Подскажите пожалуйста:
пытаюсь от моделировать с железом нехитрую систему (на рисунке),
где avw_int_0 - это просто заглушка для вывода шины (лежит 4мя постами выше),
все входные сигналы для этого мастера подаю с signal probe модуля,
не могу заставить даже светодиод моргнуть, на все попытки записи - ответ waitrequest,
причем без разницы есть или нет сигнал сброса на sopc ситему.
Где поискать причину проблемы?
Цитата
не могу заставить даже светодиод моргнуть, на все попытки записи - ответ waitrequest,
периферийное устройство может выставлять waitrequest на столько, на сколько ему это нужно.
приведите скрин сигналтапа для сигналов address,data_out,data_in,read,write и waitrequest.
yura-w
Apr 23 2008, 17:45
Цитата(vetal @ Apr 22 2008, 22:41)

приведите скрин сигналтапа для сигналов address,data_out,data_in,read,write и waitrequest.
начал возиться с signal tab чтобы выложить скрин, разобрался с проблемой, просто не завел частоту на свою sopc ...
(вобщем-то совет помог ), спасибо)
Alternativa
Jun 2 2008, 13:54
Не мог бы кто-нибудь объяснить на пальцах, что должна представлять из себя эта "болванка" на HDL. Надо просто завести сигналы мастера на слэйв? Зачем?
EvgenyNik
Jun 3 2008, 04:35
Alternativa, навскидку, это должно быть нечто такое:
В данном случае это (при правильном назначении входов-выходов) конструкция для вывода внутренней шины наружу из системы. Я её использую вместо стандартных портов PIO NIOSa, т.к. получается быстрее и проще в плане программы. Соответственно и в обратную сторону можно развернуть.
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY work;
ENTITY BRIDGE IS
port
(
CLK : IN STD_LOGIC;
CHIPSELECT : IN STD_LOGIC;
WRITE : IN STD_LOGIC;
READ : IN STD_LOGIC;
ADDRESS : IN STD_LOGIC_VECTOR(15 downto 0);
RDDATA : IN STD_LOGIC_VECTOR(31 downto 0);
WRITEDATA : IN STD_LOGIC_VECTOR(31 downto 0);
CLOCK : OUT STD_LOGIC;
CS : OUT STD_LOGIC;
WR : OUT STD_LOGIC;
RD : OUT STD_LOGIC;
ADDR : OUT STD_LOGIC_VECTOR(15 downto 0);
READDATA : OUT STD_LOGIC_VECTOR(31 downto 0);
WRDATA : OUT STD_LOGIC_VECTOR(31 downto 0)
);
END BRIDGE;
ARCHITECTURE bdf_type OF BRIDGE IS
BEGIN
CLOCK <= CLK;
WRDATA <= WRITEDATA;
READDATA <= RDDATA;
CS <= CHIPSELECT;
WR <= WRITE;
RD <= READ;
ADDR <= ADDRESS;
END;
Alternativa
Jun 3 2008, 08:17
Евгений Николаев, спасибо. Я попробовала написать свой мастер. В SOPC я добавила еще, как все тут говорили, PIO. Я разместила мастера в памяти по адресам с 0x0 до 0xFFFF, а PIO - с 0x10000 до 0x10003. И получила ошибку ""pio.s1" (0x10000..0x10003) outside range (0x0..0xFFFF)". Если покомбинировать с адресами мастера и порта, то получаем ошибку выхода из диапазона или адреса модулей перекрывают друг друга. Можно ли где-то задать диапазон допустимых адресов, чтоб было не с 0 до FFFF, а шире?
Для просмотра полной версии этой страницы, пожалуйста,
пройдите по ссылке.