Заложили в часть плат machXO от латекса. Естественно покупать кабели не хочется, из бесплатных нашлась только схема на LPT порт . На первое время хватит, но хотелось бы хакнуть USB кабель. Тем более, если судить по FTDI ным дровам, там должна быть поделка уровня Altera USB Blaster. А у меня в запасе их штук 50 плат лежит, т.е. железо для экспериментов есть.
Но что бы хакать нужно иметь оригинал. Предлагаю сотрудничество с владельцами оригинального кабеля. С меня железо и прошивка CPLD кабеля, с вас помощь в снятии логов его работы %)

Из большой тройки это последний кабель который надо хакнуть %)

UPD. Изучение стартер китов на machXO mini и machXO привело к мысли что у них даже CPLDешки нет. В мини ногами дрыгает кипарис, а во втором ките FTDI в bit-bang режиме. Железо под это у меня тоже есть %). Осталось только выяснить содержимое eeprom FTDIки.

off : форум без SM стал менее интересным. кто-нибудь знает почему он перестал писать?

вроде бы он писал, что проблемы нет с этим кабелем разобраться. может разобрался.

в станд-элоне кабеле тоже нет CPLD - что там FTDI или FX не помню

у меня есть кабеля и кит (XP2) с онбордным JTAG (там по моему FX, но есть схема на сайте, SM предполагал, что CPLD там просто для соединения, ну и прошивка этой CPLD на сайте тоже есть)
если не сильно сложные действия и разрушения кабелей не предвидится - могу участвовать

------------

upd :
вот схема
http://www.latticesemi.com/documents/EB29.pdf
там CY7C68013A

ну и тут прошивка
http://www.latticesemi.com/dynamic/index.c...;source=sidebar

Всем коллега большой привет!
Кабель есть попробую расковырять
Что нужно? фотки - легко (если откроетсо) что еще-.....?

сейчас заценим


интересно содержимое EEPROM FTDI ка и кипариса, готовая распаяная плата с FTDI у меня есть, можно по быстрому проверить признает ли ISP Lever кабель за своего %)

Если расскажешь как снятть ее то могу попрбовать

а точно там FTDI ?
вроде как раз наоборот - цыпрес фх

вот тут начинается самое интересное. После внимательного изучения даташитов на следующие киты
LatticeXP2 Standard Evaluation Board
MachXO Mini Development Kit
MachXO Control Development Kit
выяснилось:

В первом используется сайпрес, без внешней еепромины, и2с ноги идут на цплдешку. Поэтому скорее всего в цплд реализован не просто проброс ног, но какое то подобие чтения VID/PID. Если есть возможность конверсии jdec файла еепромины в нетлист, то можно вытащить логику.

Во втором тоже сайпрес, без цплд, но с еепроминой. Тут возможны два варианта :
1. в ней, несмотря на объем в 64К зашит только вид/пид. Как и у хилых программа проца грузится драйвером после инициализации устройства. Эти циферки можно вытащить например под маздаем, посмотрев карту усб устройств или через программу CyConsole.
2. в 64К влезет полная прошивка для контроллера. Тогда нужно полное чтение прошивки. Не помню можно ли ее прочитать с помощью CyConsole

Но самое интересное в третьем ките. Несмотря на то, что в даташите в предварительном боме указан сайпрес, на плате стоит FT2232D. Канал А которого стоит в MPSSE режиме (режим эмуляции житага). К нему подключена еепромина на 1 килобит, всё как в Altera USB Blaster. VID/PID можно узнать и средствами ОС, а прочитать еепромину можно программой EditEEPROM
Думаю что это самый дешевый вариант повторения кабеля. Осталось найти у кого есть это кит и(или) кабель на FTDI.

Думаю что можно просто поправить файл прошивки для Altera USB Blaster новым видом/пидом и посмотреть что скажет ispVM %)

Есть фирменный с еепром.
VID_1134
По моему это LATTICE
PID 8001
ПОЛНОЕ
USB\VID_1134&PID_8001\5&38DAAB5C&0&1


Выложил фото в upload/DOCs/LATTICE/JTAG/
Готов помочь, чем смогу.

спасибо, на днях проверю, признает ли софт за родной

В Болгарии (или где то на просторах инета) уже хакнули и приторговывают через ebay:)
http://cgi.ebay.com/JTAG-Programmer-FPGA-L...=item33601afc59

Получилось что-нибудь?

сделав референсный проект и покрутив его в латаксном софте, решили отказаться от использования латекса. поэтому сия работа потеряла смысл и была оставлена.

2 des00
так а не выложи те ли результаты страждущим ?

под референсным проектом, я имел в виду синтез и разводку верилог кода %)

А в чем причина отказа, если не секрет? Под какое семейство проектировали?
А то я вот тоже периодически поглядываю на Lattice XP/XP2 и облизываюсь ...

имхо, XP2 замечательное семейство - по времянке у меня получается получше S3
ну и при этом в мелких ПЛИСинах есть программируемый AES ключ, то есть возможно распространение прошивок по сети

у Альтеры вообще такого нет (батарейка отстой), а в Ксайлинсах, только в старших S6
поэтому, имхо, для некоторых проектов безальтернативный пока вариант

----------

upd: в Латтисе жгут - они там MachXO2 обещают в корпусе 3х3мм вполне взрослую ПЛИСину

Не согласен, у альтеры энергонезависимое хранение ключа есть в Arria и Stratix (начиная со StartixII)


Да, тоже впечатлило.
Только хорошо бы у MachXO2 с питанием такой же засады как у ECPx не получилось...

Латтисовские ПЛИСины имеет смысл сравнивать со спартанами/циклонами, а не топовыми ПЛИС
ну и я, если честно, не знал про Arria и Stratix. там ОТР или перезаписываемый ключ?

под MACHO, купился на дикие мегагерцы в даташите, но после танцев с бубном на своем проекте, я выжал те же частоты что и на максе2. А в конце концов решили вообще выкинуть цплд, и запихать ее функциональность в ПЛИС.

Согласен, но Вы писали, что "у Альтеры вообще такого нет". Ан есть


У разных семейств по-разному. В Stratix II было только OTP, у семейств поновее есть и ОТП, и перезапись, и возможность хранения в ОЗУ.


Осталось чуть-чуть подождать MAX V (анонсируют в декабре, сэмплы обещают в январе) - они будут выпускаться по 180-нм технологии, но должны быть пошустрее, чем MAX II.
Хотя, после того, как я бегло просмотрел описалово MAX V и MachXO2, последние мне понравились больше. Правда, на быстродействии я не фокусировался.

Посмотрел LatticeXP2 Standard Evaluation Board: прошивка сypress хранится в MachXO, на сайте в Design Files есть файл прошивки MachXO в свободном скачивании реализующий "This is the default bitstream for the MachXO device on the LatticeXP2 Standard Evaluation Board. This bitstream implements the USB download capability on this board". В общем все есть для реализации USB download кабеля на сypress и MachXO .

Мои пять копеек. Я сделал x4 Gen1 PCI Express контроллер на Lattice ECP2M. На этой же FPGA сидит SO-DIMM DDR2-400 + 4-канальный SerDes на 2.5 Гбит/с по каждой линии. Плисина стоит около $200. Ничего похожего за эти деньги у других производителей пока не видел. Хотя гемор с Lattice тот еще, конечно.

Вот только схемы на сайте нет.

мужики, есть подвижки в теме или всё так и заглохло?

У китайцев есть. Стоит ли заморачиваться ... ?

А почему не получается просто содрать FTDI из MachXO2 Breakout Board? Или вовсе использовать эту плату, чтобы не тратить время - она сейчас по забугорным ценам 29USD

Оказывается схему USB2 jtag адаптера Lattice давно уже выложила.

http://www.latticesemi.com/documents/an8082.pdf

Может просто плохо искали? Поглядите на Спартан6.

Спартан 6 в принципе не поддерживает 8 DQS групп для SDRAM, стандартная PCIe корка поддерживает только 1x. А вот ECP2M имеет аппаратную поддержку порядка 20 DQS групп и стандартную корку для PCIe 4x. Хотя, может быть, есть какие корки и для PCIe 4x на спартане, лишние передатчики то у него есть, но вот с памятью там никак.
И в 2010 году Спартан 6 ещё даже не вышел, вроде, а проект ещё раньше начинался.

А зачем, простите, необходимо так много DQS групп? Я просто не могу представить себе приложения, в которых нужна такая высокая скорость обращения к памяти. PCIe в Спартане6 действительно только на 1 lane. Но ведь это - аппаратный блок. Никто не мешает вам прикрутить софтверную корку для 4 lane используя GTP для физического уровня. Что значит "с памятью никак"? В 2010 году я уже делал на Спартане6 рабочую железку. Тоже кстати, с PCIe и DDR2 SDRAM. Надо было 4 lane, пользовал геннумовский бридж GN4124.

Много DQS групп надо для прикручивания SODIMM, или просто, чтобы подключить чипов побольше. Судя по этому, к S6 действительно нельзя подкючить SODIMM через MCB,поэтому только на софткоре, и частота будет ограничена чуть ли не до 125МГц. Что касается пропускной способности, то например, тот же SODIMM на 125МГц пропустит менее 2*125*10^6*2*64=>16*10^9 бит/с, что не покроет пропускную способность 4xPCIe даже при простой одиночной буферизации.

Если есть желание дальше съэкономить то с ECP2 будет проще на ECP3 или даже ECP4 перейти. Там кстати SerDes теперь независимо тактируются а не по квадрантам. А скоро появится Diamond 2.0 поддерживающий ECP4.