Наконец, вплотную подошел к разработке своей первой платы с BGA и DDR2. Отсюда и соответствующие требования к количеству слоев и целостности сигналов.

Проц - BGA с площадкой 0,45мм и межцентровым расстоянием 0,8мм.
Переходные выбрал - площадка/отверстие = 0,48/0,2мм.
Дорожки/зазоры планирую - ориентировочно 0,1/0,1мм

От проца надо вывести 5 рядов -> вроде, должно хватить 3-х сигнальных слоев

Думаю обойтись стеком 6-и слоев:
Top
Plane_GND
Int_Signal
Plane _Power
Plane_GND
Bot


Проблема в том, что я не знаю как должны располагаться слои текстолита и препреги, не знаю их толщин. Поэтому, не могу подобрать ширину проводников в разных слоях, для достижения заданного импеданса линий (50-60 Ом). Наверняка есть уже стандартный шаблон с рассчитанными параметрами,сориентируйте пожалуйста (особенно интересно получить комментарии от представителей производства).

Или, может, вообще не париться, а сделать везде ширину 0,1, или около того?

Например так

Спасибище.

Правда пребуемые параметры на внешних слоях получил при 1х1080. Нет, я ошибся, ваши числа годные. Завтра пересчитаю еще раз - устал.

Иногда помогает софт http://www.polarinstruments.com/ отсюда http://www.sonsivri.com/forum/index.php?topic=3289.0 - мне на СВЧ больше подходит 9000-й Полар, оба сразу поставить не удалось.

Пользуюсь калькулятором CITS25 и что-то меня смущает результат. Не уверен я в своих вычислениях относительно диф. пары между плейнами(не по центру). Я, если быть точным, вообще не уверен, что подставляю величины в правильных единицах измерения. По косвенным признакам решил, что это миллидюймы. Я прав?
Хотел для предложенного Владимиром стека получить диф. импеданс около 100-120 Ом, при этом ширину/зазор хотел в районе 0,1мм(что = 3,93mill). И вот получается, что нужно зазор выдержать 0,2мм, плюс проводники заузить до 0,09мм. Я впервые такие вещи высчитываю, потому сомнения меня одолевают. Проверьте, пожалуйста, кто-нибудь, если не очень затруднит.

Если вписывать все размеры в одних единицах, то уже не имеет значения в каких, результат будет одинаковым. Можете проверить.

Да, заметил. Но все-равно сомнения были, хоть и очевидно.

А. Вимерс. Волновое сопротивление и многослойность печатных плат

В первой части дан пример 6-ти слойки, с импедансами для разной ширины проводников. Там же про препреги, ядра и прочее.

З.Ы Уверены что 6-ти слоев хватит? Обратите внимание на количество напряжений питания у процессора, их обычно не меньше 3-х. На одном слое может быть тяжко их все развести.

Проц почти пустой, потому рассчитываю использовать несколько слоев под питание.

Нда... вас послушать - сказка просто. Несколько питаний, несколько слоев В один слой ложится до десятка питаний на проц, а у вас он почти пустой, зачем 6-ти слойка?!

с одной стороны простой, с другой стороны
С одной стороны 5 может и не страшно, если пусто. Да и память не указано сколько
6 слоев 100% наверное хватит. а 4-- в зависимости от

Предлагаете 4-слойку? Реально с двумя слоями 5 рядов BGA0,8 вывести, учитывая требования для DDR2? Я BGA впервые использую, потому правда не знаю.

Памяти - 2 штуки.


И вопрос про параметры диф линии еще актуален - что правда надо зазор 0,2 делать?

На мой взгляд, вы ставите высоковатую диэлектрическую проницаемость. На самом деле на высоких частотах она около 4 и даже меньше.
Кроме того, по-моему, для проводников 0.1 мм лучше брать толщину диэлектрика поменьше - у вас расстояние до опорного плана почти 0.7 мм, это в 7 раз больше, чем ширина проводника, такая схема будет работать не очень хорошо. Да и вообще линии менее 0.1 мм работают не очень хорошо для передачи высокочастотных сигналов.

Почему бы не увеличить ширину проводника до 0.15, и не уменьшить толщину диэлектрика (сделать ее более симметричной сверху и снизу).
Вот, например, такой стек - буквально вчера согласовывали с заводом, импеданс 100 ом, линии 0.15 мм с зазором 0.2 мм.
Правда, тут толщина платы 2.2 мм. Могу посмотреть, что предлагает завод для вашей толщины платы. Какая толщина вам нужна?
Нажмите для просмотра прикрепленного файла

Ок, про 0.8 забыл. Если там нет удаленных падов то скорей всего не получится на 2-х слоях, 3 точно понадобится. Хотя... зависит от распиновки. На скрине выведены 6-7 рядов на 2-х слоях:

Нажмите для просмотра прикрепленного файла

Почему 0,7? Вроде Core =0,51мм.



Попробовал ваш вариант, диф линия нормуль. Но вот одиночные проводники ну никак не хотят быть 50оМ


Я уже начинаю отчаиваться


To Uree: Пропусков в массиве нет.

Наверно лучше сказать разброс очень большой - по результатам готовых фильтров - от 3.8 до 4.3 на 1 Гиге (некоторые широкополосные некритичные фильтры и разветвители Вилкинсона можно делать на FR4 на эти частоты). И зависимость эпсилон от частоты очень разная у разных производителей. Об этом и здесь http://depositfiles.com/ru/files/oqdu1qo1u Printed Circuits Handbook Clyde F. Coombs в районе раздела 9.9.4. Возможно интересной покажется и эта статья http://www.pcdandf.com/cms/magazine/95/6793
To Джин На FR4 для микрополоска (почти Ваш случай) ширина полоска для 50 Ом должна где-то в 1.8 раза быть больше толщины подложки. Проверьте W1=0.65мм. Или я не понял о чем это Вы.

Поигрался с препрегами, и получил-таки результат.

Внешние препреги изменил на 1х2116
Внутренний на 2х2116

при этом диф линия и на внешнем слое и внутри - 0,11 с зазором 0,2мм
Одиночный проводник - и на внешнем слое и внутри 0,15мм.

Думаю на этом успокоиться, ато не усну)

Посоветуйтесь с производителем! Такой толщины препрега может не оказаться на производстве! стандартное плетение 1080 толщина которого 70мкм